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公開番号2025013163
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2024072306
出願日2024-04-26
発明の名称半導体パッケージ及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 23/12 20060101AFI20250117BHJP(基本的電気素子)
要約【課題】3.5Dパッケージ技術の問題点を解決できる新しい半導体パッケージ及びその製造方法を提供する。
【解決手段】本発明による半導体パッケージは、再配線構造体と、再配線構造体の上部面上の第1半導体積層構造体と、ここで、第1半導体積層構造体は、第1チップレット及び第1チップレット上に配置される第2チップレットを含み、再配線構造体の上部面上に、第1半導体積層構造体と並んで配置される第2半導体積層構造体と、第1半導体積層構造体上及び第2半導体積層構造体上に配置され、第1半導体積層構造体と第2半導体積層構造体との間を電気的に接続するブリッジダイと、第1半導体積層構造体及び第2半導体積層構造体の内の少なくとも一つの上部面上の表面実装デバイス(SMD)と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
再配線構造体と、
前記再配線構造体の上部面上の第１半導体積層構造体と、
ここで、前記第１半導体積層構造体は、第１チップレット及び前記第１チップレット上に配置される第２チップレットを含み、
前記再配線構造体の上部面上に、前記第１半導体積層構造体と並んで（ｓｉｄｅｂｙｓｉｄｅ）配置される第２半導体積層構造体と、
前記第１半導体積層構造体上及び前記第２半導体積層構造体上に配置され、前記第１半導体積層構造体と前記第２半導体積層構造体との間を電気的に接続するブリッジダイと、
前記第１半導体積層構造体及び前記第２半導体積層構造体の内の少なくとも一つの上部面上の表面実装デバイス（ＳＭＤ）と、を有することを特徴とする半導体パッケージ。
続きを表示（約 1,400 文字）【請求項２】
前記第１半導体積層構造体及び前記第２半導体積層構造体は、前記ブリッジダイを通して信号を交換することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１チップレットは、前記第２チップレットに面する面に位置する第１活性領域を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１チップレットは、前記第１活性領域から前記第１チップレットの後面まで下方に延長される複数の第１貫通シリコンビアを含むことを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記第２チップレットは、前記第１チップレットに面する面に位置する第２活性領域を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第２チップレットは、前記第２活性領域から前記第２チップレットの後面まで上方向に延長される複数の第２貫通シリコンビアを含むことを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記複数の第２貫通シリコンビアのそれぞれは、前記ブリッジダイ又は前記表面実装デバイスに電気的に接続されることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第１チップレットは、第１フットプリントを有し、
前記第２チップレットは、第２フットプリントを有し、
前記第１フットプリントは、前記第２フットプリント内にあることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
再配線構造体と、
前記再配線構造体上の第１半導体積層構造体と、
ここで、前記第１半導体積層構造体は、
第１チップレットと、
前記第１チップレットの側面をモールディングする第１モールディング材と、
前記第１チップレット上及び前記第１モールディング材上の第２チップレットと、
ここで、前記第１チップレットは、前記再配線構造体と前記第２チップレットとの間に配置され、
前記第１チップレットと前記第２チップレットとの間の第１相互接続構造体と、を含み、
前記再配線構造体上に、前記第１半導体積層構造体と並んで（ｓｉｄｅｂｙｓｉｄｅ）配置される第２半導体積層構造体と、
前記第１半導体積層構造体上及び前記第２半導体積層構造体上に配置され、前記第１半導体積層構造体と前記第２半導体積層構造体を電気的に接続するブリッジダイと、
前記第１半導体積層構造体及び前記第２半導体積層構造体の内の少なくとも一つの上に配置される表面実装デバイス（ＳＭＤ）と、
前記再配線構造体上に、前記第１半導体積層構造体、前記第２半導体積層構造体、前記ブリッジダイ、及び前記表面実装デバイスをカバーする第２モールディング材と、を有することを特徴とする半導体パッケージ。
【請求項１０】
前記第１チップレットは、中央処理ユニット（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔｎｉｔ：ＣＰＵ）又はグラフィック処理ユニット（ＧｒａｐｈｉｃＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：ＧＰＵ）を含むことを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関し、特に、３．５Ｄパッケージ技術の問題点を解決できる新しい半導体パッケージ及びその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体産業分野は、より多くの受動又は能動デバイスが与えられた領域内に集積できるように集積密度の向上を追求している。
半導体前工程（ＦｒｏｎｔＥｎｄＰｒｏｃｅｓｓ）の回路線幅を微細化するための技術開発が徐々に限界に直面するようになり、これに伴い、半導体産業分野は、高い集積密度を有することができる半導体パッケージ技術を開発し、半導体前工程の限界を補完している。
【０００３】
このような流れに沿って、高帯域幅メモリ（ＨｉｇｈＢａｎｄｗｉｄｔｈＭｅｍｏｒｙ：ＨＢＭ）の下部面とチップレット（Ｃｈｉｐｌｅｔ）積層構造体の下部面をブリッジダイで連結し、ブリッジダイの下に基板を配置し、基板の下部面に表面実装デバイス（ＳｕｒｆａｃｅＭｏｕｎｔＤｅｖｉｃｅ：ＳＭＤ）を配置した３．５Ｄパッケージ技術が開発された。
【０００４】
３．５Ｄパッケージ技術では、上部の高帯域幅メモリ（ＨＢＭ）とチップレット積層構造体、及び下部の表面実装デバイス（ＳＭＤ）の間にブリッジダイと基板が配置される。
したがって、３．５Ｄパッケージ技術は、上部の高帯域幅メモリ（ＨＢＭ）とチップレット積層構造体、及び下部の表面実装デバイス（ＳＭＤ）間の長い電気的経路を有し、このような長い電気的経路は、高性能の半導体パッケージの実現を難しくし、３．５Ｄパッケージの垂直方向の厚さを厚くする。
また、基板下に表面実装デバイス（ＳＭＤ）を配置することにより、基板下に配置される接続部材の数が少なくなり、これにより、３．５Ｄパッケージの水平サイズが大きくなる。
【０００５】
したがって、このような従来の半導体パッケージ技術の問題点を解決できる新しい半導体パッケージ技術の開発が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記従来の半導体パッケージ技術における課題に鑑みてなされたものであって、本発明の目的は、３．５Ｄパッケージにおいて、高帯域幅メモリ（ＨＢＭ）の上部面とチップレット積層構造体の上部面をブリッジダイで連結し、高帯域幅メモリ（ＨＢＭ）の上部面及びチップレット積層構造体の上部面の内の少なくとも一つの上に表面実装デバイス（ＳＭＤ）を配置し、高帯域幅メモリ（ＨＢＭ）の下部面とチップレット積層構造体の下部面に再配線構造体を配置する、半導体パッケージ及び半導体パッケージ製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による半導体パッケージは、再配線構造体と、前記再配線構造体の上部面上の第１半導体積層構造体と、ここで、前記第１半導体積層構造体は、第１チップレット及び前記第１チップレット上に配置される第２チップレットを含み、前記再配線構造体の上部面上に、前記第１半導体積層構造体と並んで（ｓｉｄｅｂｙｓｉｄｅ）配置される第２半導体積層構造体と、前記第１半導体積層構造体上及び前記第２半導体積層構造体上に配置され、前記第１半導体積層構造体と前記第２半導体積層構造体との間を電気的に接続するブリッジダイと、前記第１半導体積層構造体及び前記第２半導体積層構造体の内の少なくとも一つの上部面上の表面実装デバイス（ＳＭＤ）と、を有することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体パッケージは、再配線構造体と、前記再配線構造体上の第１半導体積層構造体と、ここで、前記第１半導体積層構造体は、第１チップレットと、前記第１チップレットの側面をモールディングする第１モールディング材と、前記第１チップレット上及び前記第１モールディング材上の第２チップレットと、ここで、前記第１チップレットは、前記再配線構造体と前記第２チップレットとの間に配置され、前記第１チップレットと前記第２チップレットとの間の第１相互接続構造体を含み、前記再配線構造体上に、前記第１半導体積層構造体と並んで（ｓｉｄｅｂｙｓｉｄｅ）配置される第２半導体積層構造体と、前記第１半導体積層構造体上及び前記第２半導体積層構造体上に配置され、前記第１半導体積層構造体と前記第２半導体積層構造体を電気的に接続するブリッジダイと、前記第１半導体積層構造体及び前記第２半導体積層構造体の内の少なくとも一つの上に配置される表面実装デバイス（ＳＭＤ）と、前記再配線構造体上に、前記第１半導体積層構造体、前記第２半導体積層構造体、前記ブリッジダイ、及び前記表面実装デバイスをカバーする第２モールディング材と、を有することを特徴とする。
【０００９】
上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、再配線構造体上に第１半導体積層構造体を実装するステップと、ここで、前記第１半導体積層構造体は、第１チップレット及び第１チップレット上の第２チップレットを含み、前記再配線構造体上に、前記第１半導体積層構造体と並んで（ｓｉｄｅｂｙｓｉｄｅ）第２半導体積層構造体を実装するステップと、前記第１半導体積層構造体上及び前記第２半導体積層構造体上にブリッジダイを実装するステップと、ここで、前記ブリッジダイは、前記第１半導体積層構造体と前記第２半導体積層構造体上に位置し、前記ブリッジダイは、前記第１半導体積層構造体と前記第２半導体積層構造体を電気的に接続し、前記第１半導体積層構造体及び前記第２半導体積層構造体の内の少なくとも一つの上に表面実装デバイス（ＳＭＤ）を実装するステップと、を有することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体パッケージ及びその製造方法によれば、従来、基板下に配置された表面実装デバイス（ＳＭＤ）を高帯域幅メモリ（ＨＢＭ）の上部面とチップレット積層構造体の上部面に配置することができる。
従って、高帯域幅メモリ（ＨＢＭ）とチップレット積層構造体、及び表面実装デバイス（ＳＭＤ）間の電気的経路の長さを減らすことができる。
また、従来、基板の上部面、及びチップレット積層構造体と高帯域幅メモリ（ＨＢＭ）の下部面との間に配置され、シリコンインタポ－ザに埋め込まれていたブリッジダイを高帯域幅メモリ（ＨＢＭ）の上部面、そしてチップレット積層構造体の上部面に配置することができる。
従って、シリコンインタポ－ザを使用せず、半導体パッケージの外部接続部材と高帯域幅メモリ（ＨＢＭ）との間、そして半導体パッケージの外部接続部材とチップレット積層構造体との間の電気的経路の長さを減らすことができる。
（【００１１】以降は省略されています）

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