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公開番号2024174731
公報種別公開特許公報(A)
公開日2024-12-17
出願番号2023092715
出願日2023-06-05
発明の名称MOSスイッチを備える半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 17/687 20060101AFI20241210BHJP(基本電子回路)
要約【課題】MOSスイッチのクロックフィードスルーの影響を低減する。
【解決手段】MOSスイッチ100は、第1極性の第1メイントランジスタMM1と、両端が第1メイントランジスタMM1の第1端e1と接続された、第1極性の第1ダミートランジスタMD1を備える。スイッチ制御回路110は、第1メイントランジスタMM1のゲートに、制御信号CNTに応じた第1電圧V1を供給し、第1ダミートランジスタMD1のゲートに、第1電圧V1と逆相の第2電圧V2を供給する。スイッチ制御回路110は、第1電圧V1と第2電圧V2のスルーレートを調節可能に構成される。
【選択図】図3
特許請求の範囲【請求項１】
ＭＯＳ（Metal Oxide Semiconductor）スイッチを備え、
前記ＭＯＳスイッチは、
第１極性の第１メインＭＯＳトランジスタと、
両端が前記第１メインＭＯＳトランジスタの第１端と接続された、前記第１極性の第１ダミーＭＯＳトランジスタと、
前記第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、前記第１ダミーＭＯＳトランジスタのゲートに、前記第１電圧と逆相の第２電圧を供給し、前記第１電圧と前記第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、
を備える、半導体集積回路。
続きを表示（約 2,000 文字）【請求項２】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第１極性の第２ダミーＭＯＳトランジスタをさらに備え、
前記スイッチ制御回路は、前記第２電圧を、前記第２ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
【請求項３】
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２メインＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第３ダミーＭＯＳトランジスタのゲートに供給する、請求項１に記載の半導体集積回路。
【請求項４】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第１電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項３に記載の半導体集積回路。
【請求項５】
前記ＭＯＳスイッチは、
前記第１メインＭＯＳトランジスタと並列に接続された第２極性の第２メインＭＯＳトランジスタと、
前記第１ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第３ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、
前記第２メインＭＯＳトランジスタのゲートに、前記第２電圧と同相の第３電圧を供給し、前記第３ダミーＭＯＳトランジスタのゲートに、前記第１電圧と同相の第４電圧を供給し、前記第３電圧と前記第４電圧のスルーレートを調節可能に構成される、請求項１に記載の半導体集積回路。
【請求項６】
前記ＭＯＳスイッチは、
両端が前記第１メインＭＯＳトランジスタの第２端と接続された、前記第２極性の第２ダミーＭＯＳトランジスタと、
前記第２ダミーＭＯＳトランジスタと並列に接続された前記第２極性の第４ダミーＭＯＳトランジスタと、
をさらに備え、
前記スイッチ制御回路は、前記第２電圧を前記第２ダミーＭＯＳトランジスタのゲートに供給し、前記第４電圧を前記第４ダミーＭＯＳトランジスタのゲートに供給する、請求項５に記載の半導体集積回路。
【請求項７】
前記スイッチ制御回路は、
前記制御信号に応じて、相補的な第１制御信号および第２制御信号を生成する論理回路と、
前記第１制御信号にもとづいて前記第１電圧を生成する第１ドライバと、
前記第２制御信号にもとづいて前記第２電圧を生成する第２ドライバと、
を含み、
前記第１ドライバと前記第２ドライバそれぞれの能力が制御可能に構成される、請求項１から６のいずれかに記載の半導体集積回路。
【請求項８】
前記第１ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第１インバータ要素を含み、
前記第２ドライバは、並列に接続され、個別にイネーブル、ディセーブルが切り替え可能な複数の第２インバータ要素を含む、請求項７に記載の半導体集積回路。
【請求項９】
前記論理回路は、前記第１制御信号と前記第２制御信号を実質的に同時に遷移させる、請求項７に記載の半導体集積回路。
【請求項１０】
前記論理回路は、
前記制御信号を受ける入力ノードと、
前記第１制御信号が発生する第１出力ノードと、
前記第２制御信号が発生する第２出力ノードと、
入力が前記入力ノードと接続され、出力が前記第１出力ノードと接続された第１インバータと、
入力が前記入力ノードと接続された第２インバータと、
入力が前記第２インバータの出力と接続され、出力が前記第２出力ノードと接続された第３インバータと、
入力が前記第２出力ノードと接続され、出力が前記第１出力ノードと接続された第４インバータと、
入力が前記第１出力ノードと接続され、出力が前記第２出力ノードと接続された第５インバータと、
を含む、請求項８に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、ＭＯＳ（Metal Oxide Semiconductor Field）スイッチを備える半導体集積回路に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９６３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＡＲ－ＡＤＣは、サンプルホールド回路や容量性Ｄ／Ａコンバータ（ＣＤＡＣ）を備え、これらは、キャパシタとスイッチの組み合わせ（スイッチドキャパシタ回路）で構成される。スイッチは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有するＭＯＳスイッチで構成される。ＭＯＳスイッチには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ（トランスファゲートともいう）、ＮＭＯＳ（N-channel Metal Oxide Semiconductor）スイッチあるいはＰＭＯＳスイッチ（P-channel Metal Oxide Semiconductor）などがある。
【０００５】
ＭＯＳスイッチは、オンの状態で、両端の電圧が等しくなる。ＭＯＳＦＥＴは、寄生容量を有しており、ターンオフする際に、クロックフィードスルーやチャージインジェクションによって電荷の移動が発生する。そのため、ＭＯＳＦＥＴのターンオフによって、ＭＯＳスイッチの端子電圧が変化してしまう。クロックフィードスルーの影響は、ＭＯＳスイッチの一端が、ハイインピーダンスノードと接続されているときに顕著となる。
【０００６】
クロックフィードスルーの影響を低減するために、ＭＯＳスイッチにダミースイッチを接続し、誤差電荷をキャンセルする手法が知られている。しかしながら従来のキャンセル手法を適用しても、この誤差電荷をゼロにすることは難しい。また回路素子の特性は、電源電圧依存性や温度依存性を持つため、高精度なオフセットキャンセルには限界がある。
【０００７】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＭＯＳスイッチのクロックフィードスルーの影響を低減した半導体集積回路の提供にある。
【課題を解決するための手段】
【０００８】
本開示のある態様の半導体集積回路は、ＭＯＳ（Metal Oxide Semiconductor）スイッチを備える。ＭＯＳスイッチは、第１極性の第１メインＭＯＳトランジスタと、両端が第１メインＭＯＳトランジスタの第１端と接続された、第１極性の第１ダミーＭＯＳトランジスタと、第１メインＭＯＳトランジスタのゲートに、制御信号に応じた第１電圧を供給し、第１ダミーＭＯＳトランジスタのゲートに、第１電圧と逆相の第２電圧を供給し、第１電圧と第２電圧のスルーレートを調節可能に構成されたスイッチ制御回路と、を備える。
【０００９】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１０】
本開示のある態様によれば、ＭＯＳスイッチのクロックフィードスルーの影響を低減できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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