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公開番号2024175838
公報種別公開特許公報(A)
公開日2024-12-19
出願番号2023093878
出願日2023-06-07
発明の名称信号出力回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 19/003 20060101AFI20241212BHJP(基本電子回路)
要約【課題】信号出力回路におけるサージ耐性を向上させる。
【解決手段】信号出力回路は、出力端子(OUT)及び基準端子(GND)間で直列接続された複数の出力トランジスタを有する出力段(110)と、各出力トランジスタのゲートが共通接続されるゲート配線(Wa)と、ゲート配線に対してゲート信号を供給することで出力段を介した出力端子及び基準端子間の電路を導通又は遮断させる駆動回路(4)と、ゲート配線と基準端子との間に挿入された挿入トランジスタ(121)と、出力端子及び基準端子と挿入トランジスタの制御電極とに接続され、基準端子から見て出力端子に特定極性のサージ電圧が加わるときに特定極性のサージ電圧に基づき挿入トランジスタの制御電極を駆動することを通じて挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるサージ応答回路(122及び123)と、を有する。
【選択図】図9
特許請求の範囲【請求項１】
出力端子と基準端子との間において、互いに直列接続された複数の出力トランジスタを有する出力段と、
各出力トランジスタのゲートが共通接続されるゲート配線と、
前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路と、
前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタと、
前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路と、を有する
、信号出力回路。
続きを表示（約 2,300 文字）【請求項２】
前記サージ応答回路は、前記出力端子と所定ノードとの間に接続されたコンデンサと、前記所定ノードと前記基準端子との間に接続された抵抗と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記所定ノードに生じるサージ応答信号に基づき前記挿入トランジスタをオンさせる
、請求項１に記載の信号出力回路。
【請求項３】
前記サージ応答回路は、前記出力端子と所定ノードとの間に接続されたツェナダイオードと、前記所定ノードと前記基準端子との間に接続された抵抗と、を有し、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるときに前記ツェナダイオードの降伏現象を伴って前記所定ノードに生じるサージ応答信号に基づき前記挿入トランジスタをオンさせる
、請求項１に記載の信号出力回路。
【請求項４】
前記出力段に並列接続されたクランプ回路を備え、
前記クランプ回路は、前記出力端子及び前記基準端子間に前記特定極性のサージ電圧が加わるとき、当該サージ電圧に基づく電流を自身を通じて通過させることで前記出力端子及び前記基準端子間の発生電圧を前記出力段の耐圧未満に制限する
、請求項１に記載の信号出力回路。
【請求項５】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧である
、請求項１～４の何れかに記載の信号出力回路。
【請求項６】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧であり、
前記挿入トランジスタはＮＰＮ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することにより前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項７】
各出力トランジスタはＮチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は正のサージ電圧であり、
前記挿入トランジスタはＮチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記正のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項８】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧である
、請求項１～４の何れかに記載の信号出力回路。
【請求項９】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧であり、
前記挿入トランジスタはＰＮＰ型のバイポーラトランジスタにより構成され、前記挿入トランジスタの制御電極はベースであり、前記挿入トランジスタのコレクタ及びエミッタは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードを通じて前記挿入トランジスタのベースに電流を供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。
【請求項１０】
各出力トランジスタはＰチャネル型の電界効果トランジスタにより構成され、各出力トランジスタにおいてドレインからソースに向かう向きは前記出力端子から前記基準端子に向かう向きと一致し、前記特定極性のサージ電圧は負のサージ電圧であり、
前記挿入トランジスタはＰチャネル型の電界効果トランジスタにより構成され、前記挿入トランジスタの制御電極はゲートであり、前記挿入トランジスタのドレイン及びソースは夫々前記ゲート配線及び前記基準端子に接続され、
前記サージ応答回路は、前記基準端子から見て前記出力端子に前記負のサージ電圧が加わるとき、前記所定ノードの電圧を前記挿入トランジスタのゲートに供給することで前記挿入トランジスタをオンさせる
、請求項２又は３に記載の信号出力回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、保護回路及び電子部品に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
様々な電子部品に対し、内部回路を静電気等によるサージ電圧から保護するための回路が適用される。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１５８１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信号出力を行うための出力端子に対しても保護が必要であるが、出力端子のサージ耐性を高めるための技術に関して改良の余地がある。
【０００５】
本開示は、サージ耐性の向上に寄与する信号出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る信号出力回路は、出力端子と基準端子との間において、互いに直列接続された複数の出力トランジスタを有する出力段と、各出力トランジスタのゲートが共通接続されるゲート配線と、前記ゲート配線に対してゲート信号を供給することで、前記出力段を介した前記出力端子及び前記基準端子間の電路を導通又は遮断させるよう構成された駆動回路と、前記ゲート配線と前記基準端子との間に挿入された挿入トランジスタと、前記出力端子及び前記基準端子と前記挿入トランジスタの制御電極とに接続され、前記基準端子から見て前記出力端子に特定極性のサージ電圧が加わるときに前記特定極性のサージ電圧に基づき前記挿入トランジスタの制御電極を駆動することを通じて前記挿入トランジスタをオンさせ、これによって各出力トランジスタをオフさせるよう構成されたサージ応答回路と、を有する。
【発明の効果】
【０００７】
本開示によれば、サージ耐性の向上に寄与する信号出力回路を提供することが可能となる。
【図面の簡単な説明】
【０００８】
図１は、本開示の実施形態に係る電子部品の概略構成図である。
図２は、本開示の実施形態に係る電子部品の外観斜視図である。
図３は、本開示の実施形態に係り、装置組み込み状態における電子部品と周辺回路の構成図である。
図４は、第１参考例に係る出力ブロック及び周辺回路の回路図である。
図５は、第２参考例に係る出力ブロック及び周辺回路の回路図である。
図６は、第２参考例に係り、サージ発生時の挙動を説明するための図である。
図７は、第２参考例に係り、出力トランジスタの特性図である。
図８は、第２参考例に係り、静電保護素子の特性図である。
図９は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、出力ブロック及び周辺回路の回路図である。
図１０は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、サージ発生時の挙動を説明するための図である。
図１１は、本開示の実施形態に属する実施例ＥＸ＿Ａ１に係り、出力トランジスタの特性図である。
図１２は、本開示の実施形態に属する実施例ＥＸ＿Ａ２に係り、出力ブロック及び周辺回路の回路図である。
図１３は、本開示の実施形態に属する実施例ＥＸ＿Ａ３に係り、出力ブロック及び周辺回路の回路図である。
図１４は、本開示の実施形態に属する実施例ＥＸ＿Ａ４に係り、出力ブロック及び周辺回路の回路図である。
図１５は、本開示の実施形態に属する実施例ＥＸ＿Ａ５に係り、出力ブロック及び周辺回路の回路図である。
図１６は、本開示の実施形態に属する実施例ＥＸ＿Ｂ１に係り、出力ブロック及び周辺回路の回路図である。
図１７は、本開示の実施形態に属する実施例ＥＸ＿Ｂ１に係り、サージ発生時の挙動を説明するための図である。
図１８は、本開示の実施形態に属する実施例ＥＸ＿Ｂ２に係り、出力ブロック及び周辺回路の回路図である。
図１９は、本開示の実施形態に属する実施例ＥＸ＿Ｂ３に係り、出力ブロック及び周辺回路の回路図である。
図２０は、本開示の実施形態に属する実施例ＥＸ＿Ｂ４に係り、出力ブロック及び周辺回路の回路図である。
図２１は、本開示の実施形態に属する実施例ＥＸ＿Ｂ５に係り、出力ブロック及び周辺回路の回路図である。
図２２は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、信号出力回路のブロック図である。
図２３は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、信号出力回路の構成例を示す図である。
図２４は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、信号出力回路の他の構成例を示す図である。
図２５は、本開示の実施形態に属する実施例ＥＸ＿Ｃ１に係り、信号出力回路の更に他の構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＯＵＴ”によって参照される出力端子は（図１参照）、出力端子ＯＵＴと表記されることもあるし、端子ＯＵＴと略記されることもあり得るが、それらは全て同じものを指す。
【００１０】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
（【００１１】以降は省略されています）

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