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公開番号2024175327
公報種別公開特許公報(A)
公開日2024-12-18
出願番号2023093026
出願日2023-06-06
発明の名称測定装置、測定方法およびプログラム
出願人ローム株式会社
代理人個人,個人
主分類H01L 21/66 20060101AFI20241211BHJP(基本的電気素子)
要約【課題】半導体素子に存在する内部素子の大きさをより精度よく特定することが可能な測定装置を提供する。
【解決手段】測定装置10は、設定部11、実測部12および解析部13を備える。設定部11では、第1電極および第2電極を有する半導体素子において、前記第1電極から前記第2電極に至る第1導電経路の電流電圧比を導出する第1式を設定する。実測部12では、前記第1導電経路の電流電圧比の第1実測値を測定する。解析部13では、前記第1式から得られた第1理論値と、前記第1実測値と、から、前記第1式を構成する第1パラメータを特定する。前記第1パラメータは、前記半導体素子の内部に含まれる第1素子の大きさを含む。解析部13では、前記第1理論値に対する差分が最小となる前記第1実測値を前記第1式に代入する。
【選択図】図1
特許請求の範囲【請求項１】
第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する設定部と、
前記第１導電経路の電流電圧比の第１実測値を測定する実測部と、
前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部と、を備え、
前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含み、
前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する、測定装置。
続きを表示（約 1,200 文字）【請求項２】
前記半導体素子は、第３電極を有し、
前記設定部では、前記第３電極から前記第２電極に至る第２導電経路の電流電圧比を導出する第２式を設定し、
前記実測部では、前記第２導電経路の電流電圧比の第２実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２式から得られた第２理論値と、前記第２実測値と、から、前記第１パラメータ、および前記第２式を構成する第２パラメータの各々を特定し、
前記第２パラメータは、前記半導体素子の内部に含まれる第２素子の大きさを含み、
前記解析部では、前記第２理論値に対する差分が最小となる前記第２実測値を前記第２式に代入する、請求項１に記載の測定装置。
【請求項３】
前記半導体素子は、スイッチング素子であり、
前記第１電極は、ゲート電極である、請求項２に記載の測定装置。
【請求項４】
前記第１素子は、ゲート抵抗である、請求項３に記載の測定装置。
【請求項５】
前記第２素子は、前記第２電極と前記半導体素子を構成する半導体層との接触抵抗である、請求項４に記載の測定装置。
【請求項６】
前記半導体素子は、炭化ケイ素を含む材料からなる、請求項５に記載の測定装置。
【請求項７】
前記設定部では、前記第１電極から前記第２電極および前記第３電極の各々に至る第３導電経路の電流電圧比を導出する第３式を設定し、
前記実測部では、前記第３導電経路の電流電圧比の第３実測値を測定し、
前記解析部では、前記第１理論値と、前記第１実測値と、前記第２理論値と、前記第２実測値と、前記第３式から得られた第３理論値と、前記第３実測値と、から、前記第１パラメータ、前記第２パラメータ、および前記第３式を構成する第３パラメータの各々を特定し、
前記第３パラメータは、前記第１素子および前記第２素子の各々の大きさを含み、
前記解析部では、前記第３理論値に対する差分が最小となる前記第３実測値を前記第３式に代入する、請求項２に記載の測定装置。
【請求項８】
前記第１パラメータおよび前記第２パラメータの各々は、前記半導体素子の内部に含まれる寄生容量を含み、
前記設定部は、前記寄生容量の大きさを測定する第１処理部と、前記第１式および前記第２式の各々を設定する第２処理部と、を含み、
前記第１処理部は、前記寄生容量の実測値を前記第２処理部に伝達する、請求項２ないし７のいずれかに記載の測定装置。
【請求項９】
前記第１導電経路および前記第２導電経路の各々の電流電圧比は、交流電流と交流電圧との比である、請求項２ないし６のいずれかに記載の測定装置。
【請求項１０】
前記第１式および前記第２式の各々は、実数項および虚数項を含む、請求項９に記載の測定装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体素子に存在する内部素子の大きさを特定するための測定装置、測定方法およびプログラムに関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１には、電界効果トランジスタ（ＦＥＴ）におけるゲート抵抗（オン抵抗）の大きさを測定する装置が開示されている。特許文献１に開示されている装置によれば、寄生抵抗を含む測定時の接触抵抗の影響を低減して、ゲート抵抗の大きさをより精度よく測定することが可能となる。
【０００３】
しかし、近年における小型化かつ高速スイッチング化がなされた電界効果トランジスタにおいては、特許文献１に開示されている装置でゲート抵抗を測定した場合であっても、当該ゲート抵抗の大きさは、ソース電極と半導体層との界面における接触抵抗の影響がより顕著に加味されたものとなる。したがって、このような場合であってもゲート抵抗をより精度よく測定する方策が望まれる。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－７４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、半導体素子に存在する内部素子の大きさをより精度よく特定することが可能な測定装置を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本開示の第１の側面によって提供される測定装置は、設定部、実測部および解析部を備える。前記設定部では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。前記実測部では、前記第１導電経路の電流電圧比の第１実測値を測定する。前記解析部では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する解析部。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。前記解析部では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【０００７】
本開示の第２の側面によって提供される測定方法は、コンピュータにより実行される測定方法であり、第１過程、第２過程および第３過程を備える。前記第１過程では、第１電極および第２電極を有する半導体素子において、前記第１電極から前記第２電極に至る第１導電経路の電流電圧比を導出する第１式を設定する。前記第２過程では、前記第１導電経路の電流電圧比の第１実測値を測定する。前記第３過程では、前記第１式から得られた第１理論値と、前記第１実測値と、から、前記第１式を構成する第１パラメータを特定する。前記第１パラメータは、前記半導体素子の内部に含まれる第１素子の大きさを含む。前記第３過程では、前記第１理論値に対する差分が最小となる前記第１実測値を前記第１式に代入する。
【０００８】
本開示の第３の側面によって提供されるプログラムは、コンピュータを、本開示の第１の側面によって提供される測定装置として機能させる。
【発明の効果】
【０００９】
本開示にかかる測定装置が具備する構成によれば、半導体素子に存在する内部素子の大きさをより精度よく特定することが可能となる。
【００１０】
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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