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公開番号2024165100
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023080974
出願日2023-05-16
発明の名称半導体集積回路及び電子機器
出願人ミツミ電機株式会社
代理人個人,個人
主分類H03K 17/22 20060101AFI20241121BHJP(基本電子回路)
要約【課題】複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路の提供。
【解決手段】第1入力端子、第2入力端子、第1出力端子及び第2出力端子を含む複数の端子と、前記第1入力端子の電圧低下を検出すると、第1信号をアサートする第1検出回路と、前記第1入力端子の過電圧を検出すると、第2信号をアサートする第2検出回路と、前記第2入力端子の電圧低下を検出すると、第3信号をアサートする第3検出回路と、前記第1信号及び前記第2信号を監視し、前記第1信号又は前記第2信号がアサートされているとき、第1リセット信号を前記第1出力端子から出力する第1出力回路と、前記第3信号を監視し、前記第3信号がアサートされているとき、第2リセット信号を前記第2出力端子から出力する第2出力回路と、を備える、半導体集積回路。
【選択図】図1
特許請求の範囲【請求項１】
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子の電圧低下を検出すると、第１信号をアサートする第１検出回路と、
前記第１入力端子の過電圧を検出すると、第２信号をアサートする第２検出回路と、
前記第２入力端子の電圧低下を検出すると、第３信号をアサートする第３検出回路と、
前記第１信号及び前記第２信号を監視し、前記第１信号又は前記第２信号がアサートされているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第３信号を監視し、前記第３信号がアサートされているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える、半導体集積回路。
続きを表示（約 1,400 文字）【請求項２】
前記第１検出回路は、前記第１入力端子の電圧が第１レベルに比べて低いとき、前記第１信号をアサートし、
前記第２検出回路は、前記第１入力端子の電圧が前記第１レベルよりも高い第２レベルに比べて高いとき、前記第２信号をアサートする、請求項１に記載の半導体集積回路。
【請求項３】
前記第１レベルよりも高く前記第２レベルよりも低いレベルを第３レベルとし、前記第３レベルよりも高く前記第２レベルよりも低いレベルを第４レベルとするとき、
前記第１検出回路は、前記第１入力端子の電圧が前記第３レベルに比べて高いとき、前記第１信号をネゲートし、
前記第２検出回路は、前記第１入力端子の電圧が前記第４レベルに比べて低いとき、前記第２信号をネゲートする、請求項２に記載の半導体集積回路。
【請求項４】
前記第１出力回路は、前記第１信号及び前記第２信号がネゲートされているとき、前記第１出力端子からの前記第１リセット信号の出力を解除する、請求項１に記載の半導体集積回路。
【請求項５】
前記第１出力回路は、
前記第１信号及び前記第２信号が入力される論理回路と、
前記論理回路の出力信号に従って前記第１リセット信号を出力する出力段と、を含む、請求項１に記載の半導体集積回路。
【請求項６】
前記出力段は、オープンドレイン出力形式で前記第１リセット信号を出力する、請求項５に記載の半導体集積回路。
【請求項７】
前記出力段は、ＣＭＯＳ出力形式で前記第１リセット信号を出力する、請求項５に記載の半導体集積回路。
【請求項８】
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子に接続される第１検出回路と、
前記第１入力端子に接続される第２検出回路と、
前記第２入力端子に接続される第３検出回路と、
前記第１入力端子の電圧が第１閾値に比べて低いことが前記第１検出回路により検出されているとき又は前記第１入力端子の電圧が前記第１閾値よりも高い第２閾値に比べて高いことが前記第２検出回路により検出されているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第２入力端子の電圧が第３閾値に比べて低いことが前記第３検出回路により検出されているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える、半導体集積回路。
【請求項９】
前記第１出力回路は、前記第１入力端子の電圧が前記第１閾値に比べて高いことが前記第１検出回路により検出され、かつ、前記第１入力端子の電圧が前記第２閾値に比べて低いことが前記第２検出回路により検出されているとき、前記第１出力端子からの前記第１リセット信号の出力を解除する、請求項８に記載の半導体集積回路。
【請求項１０】
前記複数の端子は、電源端子及びグランド端子を含み、
前記第１検出回路、前記第２検出回路及び前記第３検出回路は、前記電源端子と前記グランド端子との間に印加される電源電圧によって動作する、請求項１から９のいずれか一項に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路及び電子機器に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
電圧検出回路を備え、監視対象の電源電圧が所定のレベルよりも低くなった場合にリセット信号を出力するリセット用半導体集積回路が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１２９０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、監視対象電圧が２チャンネル以上ある場合、監視対象電圧と同数の半導体集積回路が必要となる場合がある。また、監視対象電圧によっては、電圧低下の検出に加えて、過電圧などの電圧上昇を検出して、リセット信号を出力することが求められる場合がある。
【０００５】
本開示は、複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路、及び当該半導体集積回路を備える電子機器を提供する。
【課題を解決するための手段】
【０００６】
本開示の一態様の半導体集積回路は、
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子の電圧低下を検出すると、第１信号をアサートする第１検出回路と、
前記第１入力端子の過電圧を検出すると、第２信号をアサートする第２検出回路と、
前記第２入力端子の電圧低下を検出すると、第３信号をアサートする第３検出回路と、
前記第１信号及び前記第２信号を監視し、前記第１信号又は前記第２信号がアサートされているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第３信号を監視し、前記第３信号がアサートされているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える。
【０００７】
本開示の他の一態様の半導体集積回路は、
第１入力端子、第２入力端子、第１出力端子及び第２出力端子を含む複数の端子と、
前記第１入力端子に接続される第１検出回路と、
前記第１入力端子に接続される第２検出回路と、
前記第２入力端子に接続される第３検出回路と、
前記第１入力端子の電圧が第１閾値に比べて低いことが前記第１検出回路により検出されているとき又は前記第１入力端子の電圧が前記第１閾値よりも高い第２閾値に比べて高いことが前記第２検出回路により検出されているとき、第１リセット信号を前記第１出力端子から出力する第１出力回路と、
前記第２入力端子の電圧が第３閾値に比べて低いことが前記第３検出回路により検出されているとき、第２リセット信号を前記第２出力端子から出力する第２出力回路と、を備える。
【発明の効果】
【０００８】
本開示は、複数チャネルの電圧低下検出機能と特定チャネルの電圧上昇検出機能とを併せ持つ半導体集積回路、及び当該半導体集積回路を備える電子機器を提供できる。
【図面の簡単な説明】
【０００９】
第１実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。
第１実施形態の半導体集積回路の動作例を示すタイミングチャートである。
第１実施形態の半導体集積回路の内部回路の一例を示す図である。
第２実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。
第３実施形態の半導体集積回路を備える電子機器の一構成例を示す図である。
半導体集積回路のピン配置の第１例を示す図である。
半導体集積回路のピン配置の第２例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施形態について図面を参照して説明する。
（【００１１】以降は省略されています）

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