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公開番号2025024399
公報種別公開特許公報(A)
公開日2025-02-20
出願番号2023128473
出願日2023-08-07
発明の名称プログラマブル論理回路装置及びその構成方法
出願人国立大学法人熊本大学
代理人個人
主分類H03K 19/173 20060101AFI20250213BHJP(基本電子回路)
要約【解決課題】
従来のeFPGAにおいては、論理セルの小型化および実装論理密度の向上という第1の課題と、ASICとの速度差を極力縮めたいという第2の課題があった。
【解決手段】
本実施形態によれば、ゲートレベルのネットリストを、ネットリストのグラフを構成する3個(n個)のノードをカバーする、3個の2入力(m入力)の基本論理セルを組み合わせた4入力3出力組み合わせ論理セルに割り当てて、上記ネットリストで表現されるプログラマブル論理回路を構成する方法が提供される。
【選択図】図6
特許請求の範囲【請求項１】
プログラマブル論理回路であり、
ゲートレベルのネットリストのノードを構成する基本論理セルを有し、
この基本論理セルは、基本論理演算素子にプログラム可能な否定回路を付加して構成したプログラマブル回路であり、
前記ネットリストにおけるノードの接続関係に応じて前記基本論理セルの入出力を切り替えるようにプログラム可能にした
ことを特徴とするプログラマブル論理回路。
続きを表示（約 1,500 文字）【請求項２】
請求項１記載のプログラマブル論理回路において、
前記基本論理セルを複数組み合わせてなる組み合わせ論理セルを有し、
この組み合わせ論理セルは、ネットリストのグラフを構成する複数のノードをカバーする複数の基本論理セルを有するものである
ことを特徴とするプログラマブル論理回路。
【請求項３】
請求項２記載のプログラマブル論理回路において、
前記組み合わせ論理セルは、
ｎ個のｍ入力基本論理セルを、２パターン以上のノード接続を表現するために、入力信号を切り替え可能に組み合せて接続した（ｍ－１）×ｎ＋１入力ｎ出力論理セルである
ことを特徴とするプログラマブル論理回路。
【請求項４】
請求項３記載のプログラマブル論理回路において、
前記組み合わせ論理セルは、
２パターン以上のノード接続関係を実現するために、基本論理ノードの接続関係を切り替える切替回路を有するものである
ことを特徴とするプログラマブル論理回路。
【請求項５】
請求項４記載のプログラマブル論理回路において、
前記切り替え回路は、マルチプレクサである
ことを特徴とするプログラマブル論理回路。
【請求項６】
請求項３記載のプログラマブル回路において、
前記切り替え回路の切り替え情報を保持するメモリを有するものであり、
前記切り替え情報は、ネットリストを構成するノードの接続関係に合わせて基本論理セルをプログラムする情報である
ことを特徴とするプログラマブル論理回路。
【請求項７】
プログラマブル論理回路の構成方法であり、
ゲートレベルのネットリストを構成するノードをプログラム可能な論理セルに割り当て、
前記ノードの接続関係に応じて前記論理セルの入出力を切り替えるようにプログラム可能にしたことを特徴とするプログラマブル論理回路の構成方法。
【請求項８】
請求項７記載のプログラマブル論理回路の構成方法において、
ゲートレベルのネットリストを、ネットリストのグラフを構成するｎ個のノードをカバーする、ｎ個のｍ入力の基本論理セルを組み合わせた組み合わせ論理セルに割り当てる工程と、
前記組み合わせ論理セルを、ｎ個のｍ入力基本論理セルを、前記カバーされた複数のノード間の２パターン以上の接続関係を表現するために、入力信号を切り替え可能に組み合せて接続した（ｍ－１）×ｎ＋１入力ｎ出力論理セルとして構成する工程と
を有することを特徴とするプログラマブル論理回路の構成方法。
【請求項９】
請求項８記載の方法において、
この方法は、前記基本論理セルをゲートレベルのネットリストのノードに割り当てる工程をさらに有し、
この基本論理セルは、基本論理演算素子にプログラム可能な否定回路を付加して構成したプログラマブル回路であり、
前記ネットリストにおけるノードの接続関係に応じて前記基本論理セルの入出力を切り替えるようにプログラム可能にしたものである
ことを特徴とする方法。
【請求項１０】
請求項８記載の方法において、
この方法は、
２パターン以上のノード接続関係を実現するために、前記組み合わせ論理セル内に基本論理ノード間にそれらの接続関係を切り替える切替回路を配置する工程
をさらに有することを特徴とする方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ＳｏＣ等の特定用途向け集積回路（ＡＳＩＣ）への搭載に適したプログラマブル論理回路装置及びその構成方法に関するものである。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
特定用途向けにカスタム設計されて製造提供されるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）と称されるＩＣ製品がある。ＡＳＩＣは、ある特定の機器や用途のために、必要な論理機能を組み合わせて設計、製造される半導体集積回路であるが、製造後に搭載されている論理機能の変更をすることはできないということがある。
【０００３】
しかしながら、近年、ＡＳＩＣの大規模化・高コスト化に伴い、製造後に発見された不具合により論理を改修したいケースや、新しい機能を追加したいケースが増加している。そこで、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）デバイスのようなプログラム可能な論理回路ブロックをＡＳＩＣに搭載し、不具合の修正や機能の追加を可能にする方式が採用されるようになっている。ここで、ＡＳＩＣに搭載されるＦＰＧＡ部分を「組込みＦＰＧＡ（ｅＦＰＧＡ；ＥｍｂｅｄｄｅｄＦＰＧＡ）」という。
【０００４】
従来のｅＦＰＧＡの論理セルは、真理値表をそのまま表現したＬＵＴ（Ｌｏｏｋ－ＵｐＴａｂｌｅ）が使用されている。ＬＵＴに使われるメモリは、ＡＳＩＣ搭載用でない標準のＦＰＧＡではＳＲＡＭが使われるのに対し、ＡＳＩＣでは小さいＳＲＡＭメモリを大量に使用する設計は容易ではない。このため、ＡＳＩＣ内のｅＦＰＧＡでは、ＦＦ（Ｆｌｉｐ－Ｆｌｏｐ）が用いられている。しかし、ＦＦは一般的にＳＲＡＭに比べて数倍（例えば６～１０倍）の面積を要するため、ｅＦＰＧＡでは標準のＦＰＧＡより同じ論理量を実装可能な論理セルの面積が数倍になってしまう。このため、実装論理密度の観点から一定の問題がある。
【０００５】
また、ＬＵＴを用いた論理セルは、その入力数までの論理関数を実装することができる。例えば、４入力ＬＵＴは、４変数までの論理関数を実装できる。そして、ＬＵＴを構成するのに必要なメモリ数は、２の入力数乗であり、入力数が増えればメモリ数はべき乗で増加する。一方、実装する論理回路の速度は、ＬＵＴを通過する段数（論理段数）に比例する。一般的にはＬＵＴの入力数が大きくすると論理段数は減り、小さくすると増えるというトレードオフの関係にある。
【０００６】
したがって、ｅＦＰＧＡの論理セルに使われるＬＵＴの入力数を減らせば使用するメモリ数が減少するため、小型化は達成できるが、論理段数が増加することから速度低下が懸念される。ＡＳＩＣに搭載されるｅＦＰＧＡは、ＡＳＩＣの他の部分との速度差があると制御が難しくなるため、ｅＦＰＧＡ上の回路の速度は低下させたくないということがある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上説明したように、従来のｅＦＰＧＡにおいては、論理セルの小型化（実装論理密度の向上）という第１の課題と、ＡＳＩＣとの速度差を極力縮めたいという第２の課題があり、これらの課題を同時に解決できるようなプログラマブル論理回路が求められる。
【０００８】
この発明は、このような事情に鑑みてなされたものであり、上記した課題を解決できる新規な構造のプログラマブル論理回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の発明者は、実装される論理回路の表現形式であるネットリストの構造に着目することで、従来のＬＵＴとは異なる論理セルの構造を実現できるとの着想を得、本発明を完成した。
【００１０】
本発明によれば、以下の発明が提供される。
（【００１１】以降は省略されています）

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