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公開番号2024160854
公報種別公開特許公報(A)
公開日2024-11-15
出願番号2023076316
出願日2023-05-02
発明の名称メモリコントローラ、メモリコントローラの制御方法およびプログラム
出願人キヤノン株式会社
代理人弁理士法人大塚国際特許事務所
主分類G06F 12/06 20060101AFI20241108BHJP(計算;計数)
要約【課題】メモリのアクセス効率を向上させる技術を提供する。
【解決手段】DRAMを制御するメモリコントローラであって、前記メモリコントローラが受信した優先度及びアクセスタイプの情報を含むリクエストを格納する第一の格納部と、前記第一の格納部に格納されているリクエストの中からリクエストを選択する第一の制御部と、前記第一の制御部により選択されたリクエストを格納する第二の格納部と、前記第二の格納部に格納されているリクエストを並び替えてDRAMコマンドを生成し、前記DRAMへ前記DRAMコマンドを発行する第二の制御部と、を備え、前記第二の制御部は、何れのアクセスタイプのリクエストを優先して前記DRAMに発行するかを示す優先アクセスタイプを生成し、前記第一の制御部は、前記第一の格納部に格納されているリクエストの優先度及びアクセスタイプの情報と、前記優先アクセスタイプとに基づいて、前記リクエストを選択する。
【選択図】図2
特許請求の範囲【請求項１】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を制御するメモリコントローラであって、
前記メモリコントローラが受信した優先度及びアクセスタイプの情報を含むリクエストを格納する第一の格納部と、
前記第一の格納部に格納されているリクエストの中からリクエストを選択する第一の制御部と、
前記第一の制御部により選択されたリクエストを格納する第二の格納部と、
前記第二の格納部に格納されているリクエストを並び替えてＤＲＡＭコマンドを生成し、前記ＤＲＡＭへ前記ＤＲＡＭコマンドを発行する第二の制御部と、を備え、
前記第二の制御部は、何れのアクセスタイプのリクエストを優先して前記ＤＲＡＭに発行するかを示す優先アクセスタイプを生成し、
前記第一の制御部は、前記第一の格納部に格納されているリクエストの優先度及びアクセスタイプの情報と、前記優先アクセスタイプとに基づいて、前記リクエストを選択することを特徴とするメモリコントローラ。
続きを表示（約 1,000 文字）【請求項２】
前記第一の制御部は、前記第一の格納部に格納されているリクエストのうち、前記優先度が閾値以上であるリクエスト、又は、前記優先アクセスタイプとアクセスタイプが一致するリクエストを選択することを特徴とする請求項１に記載のメモリコントローラ。
【請求項３】
前記第一の制御部は、前記優先度が前記閾値以上であるリクエストが前記第一の格納部に複数存在する場合、最も優先度が高いリクエストを選択することを特徴とする請求項２に記載のメモリコントローラ。
【請求項４】
前記第一の制御部は、前記優先度が前記閾値以上であるリクエストが前記第一の格納部に存在しない場合、前記優先アクセスタイプとアクセスタイプが一致するリクエストを選択することを特徴とする請求項２に記載のメモリコントローラ。
【請求項５】
前記第一の制御部は、前記優先アクセスタイプとアクセスタイプが一致するリクエストが複数存在する場合、最も古いリクエストを選択することを特徴とする請求項４に記載のメモリコントローラ。
【請求項６】
前記アクセスタイプは、リード又はライトを示すことを特徴とする請求項１に記載のメモリコントローラ。
【請求項７】
前記第二の制御部は、最後に前記ＤＲＡＭへ発行した前記ＤＲＡＭコマンドのアクセスタイプを前記優先アクセスタイプとして設定することを特徴とする請求項１に記載のメモリコントローラ。
【請求項８】
前記第二の制御部は、前記優先アクセスタイプとアクセスタイプが一致するリクエストが前記第二の格納部から無くなった場合、前記優先アクセスタイプを変更することを特徴とする請求項１に記載のメモリコントローラ。
【請求項９】
前記第一の格納部は、
前記アクセスタイプがリードであるリクエストを格納するリード格納部と、
前記アクセスタイプがライトであるリクエストを格納するライト格納部と、
を備えることを特徴とする請求項１に記載のメモリコントローラ。
【請求項１０】
前記第一の制御部は、前記リード格納部に格納されているリクエストと、前記ライト格納部に格納されているリクエストとから、アウトオブオーダーでリクエストを選択することを特徴とする請求項９に記載のメモリコントローラ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリコントローラ、メモリコントローラの制御方法およびプログラムに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
現在、ダイナミック・ランダム・アクセス・メモリ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下ＤＲＡＭ）は、広く使用されている。一方で、コンピュータシステムの高機能化と高性能化に伴い、ＤＲＡＭに対する性能要求は高まっている。ＤＲＡＭを制御するメモリコントローラには、ＤＲＡＭにアクセスする性能を最大限に引き出すことが求められている。
【０００３】
ＤＲＡＭにアクセスする性能が低下する要因は、クローズ状態のページへアクセスするページミスと、リードとライトとの切り替わりである。ページミスが発生した場合、オープン状態のページが存在するならば、プリチャージを実行してオープン状態のページをクローズ状態にした後に、アクティブを実行して必要なページをオープンしなければならず、アクセス性能に影響を及ぼす。この性能低下を抑制することを目的に、ＤＲＡＭを制御するメモリコントローラには、数多くの手法が提案されている。
【０００４】
提案されている手法のうち、リオーダ手法は、ＤＲＡＭアクセスの際に生じるペナルティ（以下、ＤＲＡＭアクセスペナルティと言う）が最も小さくなるようにＤＲＡＭアクセスのリクエスト（以下、リクエストと言う）を並び替える。この並び替えにより、ＤＲＡＭアクセスペナルティを軽減し、アクセス性能の低下を抑制する。
【０００５】
特許文献１は、リクエストを記憶するリクエストバッファを持ち、メモリバンクグループに属するバンクの中でビジーではないバンクの数に基づいて、メモリリクエストを発行するバンクグループを決定し、メモリリクエストを発行する技術を開示している。
【先行技術文献】
【特許文献】
【０００６】
特許第６２３７９４５号公報
特開２０２２－１６８５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、リオーダ手法では、ＤＲＡＭアクセスペナルティの判定とリクエストの並び替えの為に、リクエストバッファ内のリクエスト群からＤＲＡＭコマンド、例えばアクティブ、プリチャージ、リード、あるいはライト、を並行して生成する。よって、リオーダ手法を実現するリオーダ論理回路は、複雑になる。したがって、特許文献１が開示している技術では、リクエストバッファ段数が増加すると、ＤＲＡＭコマンド生成論理回路の面積が指数関数的に増加するという課題が存在する。
【０００８】
これに対して、特許文献２は、リクエストを並び替えるリオーダ論理回路の面積を削減可能な技術を提供している。しかし、特許文献２では、ページミスしか考慮していないため、リードとライトとの切り替わりが多く発生し、メモリのアクセス効率が低下する。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、メモリのアクセス効率を向上させる技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成する本発明の一態様によるメモリコントローラは、
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を制御するメモリコントローラであって、
前記メモリコントローラが受信した優先度及びアクセスタイプの情報を含むリクエストを格納する第一の格納部と、
前記第一の格納部に格納されているリクエストの中からリクエストを選択する第一の制御部と、
前記第一の制御部により選択されたリクエストを格納する第二の格納部と、
前記第二の格納部に格納されているリクエストを並び替えてＤＲＡＭコマンドを生成し、前記ＤＲＡＭへ前記ＤＲＡＭコマンドを発行する第二の制御部と、を備え、
前記第二の制御部は、何れのアクセスタイプのリクエストを優先して前記ＤＲＡＭに発行するかを示す優先アクセスタイプを生成し、
前記第一の制御部は、前記第一の格納部に格納されているリクエストの優先度及びアクセスタイプの情報と、前記優先アクセスタイプとに基づいて、前記リクエストを選択することを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

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