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公開番号2024141592
公報種別公開特許公報(A)
公開日2024-10-10
出願番号2023053329
出願日2023-03-29
発明の名称半導体素子およびその製造方法
出願人豊田合成株式会社
代理人弁理士法人あいち国際特許事務所
主分類H01L 21/338 20060101AFI20241003BHJP(基本的電気素子)
要約【課題】2DEG層への良好なコンタクトが可能な半導体素子を実現する。
【解決手段】基板10と、基板10上に設けられ、III族窒化物半導体からなるチャネル層12と、チャネル層12上に接して設けられ、チャネル層12よりもAl組成が高いIII族窒化物半導体からなる障壁層13と、を有する半導体素子において、障壁層13表面の一部領域に設けられ、チャネル層12に達する深さのリセス20と、リセス20に沿って被覆するように設けられた電極と、を有し、リセスは、障壁層13が露出した面であって、基板10の主面に対して角度を有した面である第1側面と、第1側面に接続し、チャネル層12の表面が露出した面であるテラスと、テラスに接続し、チャネル層12が露出した面であって、基板の主面に対して傾斜し、その傾斜角度が第1側面よりも小さな面である第2側面と、を有する。
【選択図】図2
特許請求の範囲【請求項１】
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子。
続きを表示（約 980 文字）【請求項２】
前記テラスの幅は、１００ｎｍ以上である、請求項１に記載の半導体素子。
【請求項３】
前記第１側面は、前記基板の主面に対して８０度以上９０度以下の角度を有した面である、請求項１または請求項２に記載の半導体素子。
【請求項４】
前記第１側面は前記障壁層のｍ面である、請求項１または請求項２に記載の半導体素子。
【請求項５】
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子の製造方法において、
前記障壁層表面の所定領域をドライエッチングして、側面が前記基板の主面に対して傾斜し、底面が前記チャネル層表面よりも深い第１リセスを形成する第１リセス形成工程と、
前記第１リセスの側面をアルカリ溶液によってウェットエッチングし、第２リセスを形成する第２リセス形成工程と、
前記障壁層上に、前記第２リセスを被覆するようにして電極を形成する電極形成工程と、を有し、
前記第２リセス形成工程は、前記障壁層をウェットエッチングして前記基板の主面に対して角度を有した面である第１側面を形成するとともに、前記チャネル層の表面を露出させてテラスを形成し、前記チャネル層をウェットエッチングして前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面を形成する工程である、半導体素子の製造方法。
【請求項６】
前記第２リセス形成工程は、前記テラスの幅が１００ｎｍ以上となるように前記テラスを形成する、請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第２リセス形成工程は、前記第１側面が前記基板の主面に対して８０度以上９０度以下となるように形成する、請求項５または請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第２リセス形成工程は、前記第１側面がｍ面となるように形成する、請求項５または請求項６に記載の半導体素子の製造方法。
【請求項９】
前記アルカリ溶液は、ＴＭＡＨ水溶液である、請求項５または請求項６に記載の半導体素子の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
ＧａＮからなるチャネル層、ＡｌＧａＮからなる障壁層を順に積層したヘテロ接合構造を有し、ヘテロ接合界面に形成される二次元電子ガス（２ＤＥＧ）層をチャネルとして動作する半導体素子が知られている。
【０００３】
そのような半導体素子では、２ＤＥＧ層に対して電極が良好なコンタクトを取れるようにリセス構造が設けられることがある（たとえば特許文献１）。リセス構造は、障壁層表面の一部領域にチャネル層に達する深さの溝（リセス）を設け、溝の側面にヘテロ接合界面を露出させ、リセスの上面、側面、底面に沿って電極を設けた構造である。このような構造によれば電極と２ＤＥＧ層が接触するため、コンタクト抵抗を低減することができる。
【０００４】
特許文献２、３には、リセスの側面に２段の傾斜を設けたＨＦＥＴが記載されており、リセス側面は障壁層が露出する位置で傾斜角度が変わり、上段の側面の傾斜を下段の側面の傾斜よりも緩やかにした構成が示されている。特許文献４にもリセス側面の傾斜角度を変えた構成が示されている。
【先行技術文献】
【特許文献】
【０００５】
特許第５３２９６０６号公報
特開２０１２－９９５４２号公報
特許第５６２５３１４号公報
特許第７０５７４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、リセスはドライエッチングで形成されるため、リセスのエッチングダメージが発生してしまい、そのエッチングダメージは除去できない。
【０００７】
また、リセスの側面には傾斜が付くため、ＡｌＧａＮ層の実質的な厚さが薄くなり、リセス近傍で２ＤＥＧ濃度が低下してしまう。
【０００８】
また、リセスに電極を形成するとき、電極が段切れしたり、２ＤＥＧ層に接触しなかったりすることがないようにリセスの段差に精度よく電極を這わせる必要がある。そのため、電極の形成方法として段差被覆性に優れたスパッタを選択する必要がある。しかし、スパッタは半導体にダメージを与えてしまう可能性があった。
【０００９】
本発明は、かかる背景に鑑みてなされたものであり、２ＤＥＧ層への良好なコンタクトが可能な半導体素子およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一態様は、
基板と、前記基板上に設けられ、ＩＩＩ族窒化物半導体からなるチャネル層と、前記チャネル層上に接して設けられ、前記チャネル層よりもＡｌ組成が高いＩＩＩ族窒化物半導体からなる障壁層と、を有する半導体素子において、
前記障壁層表面の一部領域に設けられ、前記チャネル層に達する深さのリセスと、
前記リセスに沿って被覆するように設けられた電極と、を有し、
前記リセスは、
前記障壁層が露出した面であって、前記基板の主面に対して角度を有した面である第１側面と、
前記第１側面に接続し、前記チャネル層の表面が露出した面であるテラスと、
前記テラスに接続し、前記チャネル層が露出した面であって、前記基板の主面に対して傾斜し、その傾斜角度が前記第１側面よりも小さな面である第２側面と、を有する、半導体素子にある。
（【００１１】以降は省略されています）

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