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公開番号2024135056
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045555
出願日2023-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 43/50 20230101AFI20240927BHJP()
要約【課題】機械的な強度を高めることが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第1の方向に互いに離間して積層された複数の導電層を含む積層体20と、それぞれが積層体内を第1の方向に延伸し且つ第2の方向及び第3の方向に配列された複数のピラー構造31、32、33を含み、複数のピラー構造に含まれ且つそれぞれがNANDストリング用に用いられる複数の第1のピラー構造31を含む第1のピラー構造アレイを含むピラー構造アレイと、積層体内を第1及び第2の方向に延伸する第1の壁状構造41と、積層体内を第1及び第3の方向に延伸する第2の壁状構造42と、第1の壁状構造の内部を含んで第1及び第2の方向に延伸する第1の平面と、第2の壁状構造の内部を含んで第1及び第3の方向に延伸する第2の平面とが交差する位置に対応して設けられ、積層体内を第1の方向に延伸するサポート構造50とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１の方向に互いに離間して積層された複数の導電層を含む積層体と、
それぞれが前記積層体内を前記第１の方向に延伸し且つ前記第１の方向と交差する第２の方向及び前記第１及び第２の方向と交差する第３の方向に配列された複数のピラー構造を含むピラー構造アレイであって、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられる複数の第１のピラー構造を含む第１のピラー構造アレイを含むピラー構造アレイと、
前記積層体内を前記第１及び第２の方向に延伸し、前記ピラー構造アレイを前記第３の方向で区画する第１の壁状構造と、
前記積層体内を前記第１及び第３の方向に延伸し、前記ピラー構造アレイの前記第２の方向の端部に沿って設けられた第２の壁状構造と、
前記第１の壁状構造の内部を含んで前記第１及び第２の方向に延伸する第１の平面と、前記第２の壁状構造の内部を含んで前記第１及び第３の方向に延伸する第２の平面とが交差する位置に対応して設けられ、前記積層体内を前記第１の方向に延伸するサポート構造と、
を備えることを特徴とする半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記ピラー構造アレイは、前記第１のピラー構造アレイと前記第２の壁状構造との間に設けられ、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられない複数の第２のピラー構造を含む第２のピラー構造アレイをさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第２のピラー構造のそれぞれは、前記複数の第１のピラー構造のそれぞれとは異なる構造を有している
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記サポート構造は、前記複数の第２のピラー構造の材料と同じ材料で形成されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記積層体は、第１の積層部分及び第２の積層部分を含み、
前記複数の第１のピラー構造は、前記第１の積層部分内を前記第１の方向に延伸し、
前記複数の第２のピラー構造は、前記第２の積層部分内を前記第１の方向に延伸する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記第２の積層部分で前記複数の導電層にそれぞれ接続された複数のコンタクトをさらに備える
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
複数のコンタクトの中の第１のコンタクトは、前記複数の導電層の中の第１の導電層に接続され、
前記第１のコンタクトは、前記第１の導電層よりも上層側に位置する１以上の前記導電層を貫通している
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記サポート構造は、前記複数のコンタクトの材料と同じ材料で形成されている
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
それぞれが前記積層体内を前記第１の方向に延伸し且つそれぞれがＮＡＮＤストリング用に用いられない複数のダミーピラー構造を含むダミーピラー構造アレイをさらに含み、
前記第２の壁状構造は、前記第２のピラー構造アレイと前記ダミーピラー構造アレイとの間に設けられている
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項１０】
前記積層体は、第３の積層部分をさらに含み、
前記複数のダミーピラー構造のそれぞれは、前記第３の積層部分内を前記第１の方向に延伸する
ことを特徴とする請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
複数のメモリセルが積層された３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置では、機械的な強度を高めることが望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０２６５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
機械的な強度を高めることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の導電層を含む積層体と、それぞれが前記積層体内を前記第１の方向に延伸し且つ前記第１の方向と交差する第２の方向及び前記第１及び第２の方向と交差する第３の方向に配列された複数のピラー構造を含むピラー構造アレイであって、前記複数のピラー構造に含まれ且つそれぞれがＮＡＮＤストリング用に用いられる複数の第１のピラー構造を含む第１のピラー構造アレイを含むピラー構造アレイと、前記積層体内を前記第１及び第２の方向に延伸し、前記ピラー構造アレイを前記第３の方向で区画する第１の壁状構造と、前記積層体内を前記第１及び第３の方向に延伸し、前記ピラー構造アレイの前記第２の方向の端部に沿って設けられた第２の壁状構造と、前記第１の壁状構造の内部を含んで前記第１及び第２の方向に延伸する第１の平面と、前記第２の壁状構造の内部を含んで前記第１及び第３の方向に延伸する第２の平面とが交差する位置に対応して設けられ、前記積層体内を前記第１の方向に延伸するサポート構造と、を備える。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置の構成を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第１の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置の第２の製造方法の一部を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置のサポート構造の第１の変形例の構成を模式的に示した平面パターン図である。
実施形態に係る半導体記憶装置のサポート構造の第２の変形例の構成を模式的に示した平面パターン図である。
実施形態の変形例に係る半導体記憶装置の構成を模式的に示した平面パターン図である。
実施形態の変形例に係る半導体記憶装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
図１は、実施形態に係る３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した平面パターン図である。図２、図３及び図４は、図１に示した不揮発性半導体記憶装置の構成を模式的に示した断面図である。図１のＡ－Ａ線に沿った断面が図２に対応し、図１のＢ－Ｂ線に沿った断面が図３に対応し、図１のＣ－Ｃ線に沿った断面が図４に対応する。
【０００９】
なお、図１等に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。
【００１０】
本実施形態に係る半導体記憶装置は、メイン領域１００及びダミー領域２００を含んでおり、メイン領域１００及びダミー領域２００は同一の半導体基板上に設けられている。メイン領域１００には、Ｘ方向で隣接するメモリ領域１１０及びコンタクト領域１２０が含まれている。
（【００１１】以降は省略されています）

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