特許ウォッチ

公開番号2024135454
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046145
出願日2023-03-23
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20240927BHJP()
要約【課題】チップ内の構成要素を適切に配置する。
【解決手段】一つの実施形態によれば、半導体記憶装置の第1のチップにおいて、第1の積層体では、複数の第1の導電層が第1の絶縁層を介して積層される。第1の半導体膜は、第1の積層体内を第3の方向に延びる。第2の積層体は、第1の積層体に対して第2の方向に隣接する。第2の積層体は、複数の第2の導電層が第2の絶縁層を介して積層される。第2の半導体膜は、第2の積層体内を第3の方向に延びる。コンタクトプラグは、第1の積層体と第2の積層体との間を第3の方向に延びる。第1の平面配線は、第1の積層体、コンタクトプラグ及び第2の積層体に対して第2のチップと反対側に配される。第1の平面配線は、第1の方向及び第2の方向に延びる。第1の平面配線は、第1の積層体、コンタクトプラグ及び第2の積層体を覆う。第1の平面配線は、コンタクトプラグに接続される。
【選択図】図6
特許請求の範囲【請求項１】
第１の方向と前記第１の方向に交差する第２の方向とに延びる第１のチップと、
前記第１の方向及び前記第２の方向に延び、前記第１のチップに対して前記第１の方向及び前記第２の方向に交差する第３の方向に接合される第２のチップと、
を備え、
前記第１のチップは、
複数の第１の導電層が第１の絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を前記第３の方向に延びる第１の半導体膜と、
前記第１の積層体に対して前記第２の方向に隣接し、複数の第２の導電層が第２の絶縁層を介して積層された第２の積層体と、
前記第２の積層体内を前記第３の方向に延びる第２の半導体膜と、
前記第１の積層体と前記第２の積層体との間を前記第３の方向に延びるコンタクトプラグと、
前記第１の積層体、前記コンタクトプラグ及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の方向及び前記第２の方向に延び、少なくとも前記コンタクトプラグを覆い、前記コンタクトプラグに接続される第１の平面配線と、
を有する
半導体記憶装置。
続きを表示（約 1,800 文字）【請求項２】
前記第１のチップは、
前記第１の積層体及び前記第２の積層体を前記第２のチップと反対側から覆い、前記第１の積層体及び前記第２の積層体の間に分断パターンを有する第３の導電層をさらに有し、
前記分断パターンは、前記第３の方向から透視した場合に、前記第１の平面配線に交差し、前記第１の平面配線に重なる位置で前記コンタクトプラグを内側に含み、
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記コンタクトプラグに対応する部分の前記第２の方向における最大幅より狭い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のチップは、
前記第１の積層体及び前記第２の積層体に対して前記第２のチップと反対側に配され、前記第１の平面配線に対して前記第１の方向に離間し、前記第１の方向及び前記第２の方向に延び、前記第１の積層体及び前記第２の積層体を覆う第２の平面配線をさらに有し、
前記分断パターンは、前記第１の平面配線及び前記第２の平面配線の間に位置する部分の前記第２の方向における最大幅が前記第１の平面配線で覆われる部分の前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記分断パターンの内側に含まれ且つ前記コンタクトプラグを内側に含む開口パターンを有する絶縁膜をさらに備え、
前記分断パターンは、前記第１の平面配線に重ならない部分の前記第２の方向における最大幅が前記開口パターンの前記第２の方向における最大幅より狭い
請求項２に記載の半導体記憶装置。
【請求項５】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記分断パターンの内側に含まれ且つ前記コンタクトプラグを内側に含む開口パターンを有する絶縁膜をさらに備え、
前記分断パターンは、前記第３の方向から透視した場合に前記第１の平面配線に重ならない部分に前記絶縁膜の開口パターンを含まない
請求項２に記載の半導体記憶装置。
【請求項６】
前記分断パターンは、
前記第３の方向から透視した場合に前記コンタクトプラグを内側に含み、前記第２の方向に第１の最大幅を有する第１の開口パターンと、
前記第３の方向から透視した場合に前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向で隣接し、前記第２の方向に前記第１の最大幅より狭い第２の最大幅を有する第１の溝パターンと、
を含む
請求項２に記載の半導体記憶装置。
【請求項７】
前記分断パターンは、
前記コンタクトプラグを含まず、前記第１の開口パターンに前記第１の方向における前記第１の溝パターンの反対側で隣接し、前記第２の方向に前記第１の最大幅より狭い第３の最大幅を有する第２の溝パターンをさらに含む
請求項６に記載の半導体記憶装置。
【請求項８】
前記第１の積層体、前記第２の積層体及び前記第３の導電層を前記第２のチップと反対側から覆い、前記第３の方向から透視した場合に前記第１の開口パターンに重なり且つ前記コンタクトプラグを内側に含む第２の開口パターンを有する絶縁膜をさらに備え、
前記第２の方向における前記第１の溝パターンの前記第２の方向における最大幅は、前記第２の方向における前記第２の開口パターンの前記第２の方向における最大幅より狭い
請求項６に記載の半導体記憶装置。
【請求項９】
前記第１の平面配線における前記第２のチップと反対側の主面は、前記第３の導電層の膜厚より大きい段差を有する
請求項２に記載の半導体記憶装置。
【請求項１０】
前記絶縁膜における前記第２のチップと反対側の主面は、前記第３の方向から透視した場合に前記第１の平面配線に重ならない位置において、平坦であるか前記第３の導電層の膜厚より小さい段差を有する
請求項４に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
半導体記憶装置は、複数のチップが接合されて構成されることがある。半導体記憶装置では、最も上部に位置するチップ内のレイアウトを適切に構成することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
特許第６５７１２０８号公報
米国特許第１１３３５６９６号明細書
米国特許第１０７２７２１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、最も上部に位置するチップ内のレイアウトを適切に構成できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１のチップと第２のチップとを有する半導体記憶装置が提供される。第１のチップは、第１の方向と第２の方向とに延びる。第２の方向は、第１の方向に交差する。第２のチップは、第１の方向及び第２の方向に延びる。第２のチップは、第１のチップに対して第３の方向に接合される。第３の方向は、第１の方向及び第２の方向に交差する。第１のチップは、第１の積層体と第１の半導体膜と第２の積層体と第２の半導体膜とコンタクトプラグと第１の平面配線とを有する。第１の積層体では、複数の第１の導電層が第１の絶縁層を介して積層される。第１の半導体膜は、第１の積層体内を第３の方向に延びる。第２の積層体は、第１の積層体に対して第２の方向に隣接する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して積層される。第２の半導体膜は、第２の積層体内を第３の方向に延びる。コンタクトプラグは、第１の積層体と第２の積層体との間を第３の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体に対して第２のチップと反対側に配される。第１の平面配線は、第１の方向及び第２の方向に延びる。第１の平面配線は、第１の積層体、コンタクトプラグ及び第２の積層体を覆う。第１の平面配線は、コンタクトプラグに接続される。
【図面の簡単な説明】
【０００６】
第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
第１の実施形態におけるブロックの構成を示す回路図。
第１の実施形態にかかる半導体記憶装置の概略構成を示す平面図。
第１の実施形態にかかる半導体記憶装置の構成を示す断面図。
第１の実施形態におけるメモリセルの構成を示す断面図。
第１の実施形態にかかる半導体記憶装置の構成を示す平面図。
第１の実施形態における分断パターンの構成を示す断面図。
第１の実施形態における分断パターンの構成を示す断面図。
第１の実施形態における分断パターンの構成を示す断面図。
第１の実施形態における平面配線のセルソース部への接続部の構成を示す断面図。
第２の実施形態にかかる半導体記憶装置の構成を示す平面図。
第３の実施形態にかかる半導体記憶装置の構成を示す平面図。
第４の実施形態にかかる半導体記憶装置の構成を示す平面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、複数のチップが接合されて構成されるが、最も上部に位置するチップ内のレイアウトを適切に構成するための工夫が施される。
【０００９】
例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示すブロック図である。
【００１０】
半導体記憶装置１は、複数のチップ１０，２０を有する。チップ２０は、メモリセルアレイ２１を含み、アレイチップとも呼ばれる。チップ１０は、メモリセルアレイ２１を制御するための周辺回路を含み、回路チップとも呼ばれる。
（【００１１】以降は省略されています）

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