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公開番号2024177364
公報種別公開特許公報(A)
公開日2024-12-19
出願番号2024173977,2024016208
出願日2024-10-03,2019-11-22
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20241212BHJP()
要約【課題】ゲインセル型のメモリセルを有し、単位面積あたりに記憶できるデータ量が多い
記憶装置を提供する。
【解決手段】半導体基板に形成されたトランジスタを用いて、記憶装置の周辺回路を構成
し、薄膜トランジスタを用いて、記憶装置のメモリセルを構成する。メモリセルが構成さ
れた薄膜トランジスタを含む層を、前記半導体基板の上方に複数積層して設けることで、
単位面積あたりに記憶できるデータ量を増やすことができる。また、薄膜トランジスタと
して、オフ電流が非常に小さいOSトランジスタを用いることで、電荷を蓄積する容量素
子の容量を小さくできる。すなわち、メモリセルの面積を小さくできる。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
第１の層乃至第ｌの層（ｌは１以上の整数）と、
前記第１の層の側面乃至前記第ｌの層の側面のそれぞれ及び前記第ｌの層の上面を覆う一の第１の絶縁体と、
第２の絶縁体と、
導電体と、
を有し、
前記半導体基板には、前記半導体基板に形成されたトランジスタを用いて、周辺回路が構成され、
前記第ｋ（ｋは１以上ｌ以下の整数）の層には、前記第ｋの層に形成された薄膜トランジスタを用いて、メモリセルアレイが構成され、
前記周辺回路は、第１のワード線ドライバ回路乃至第ｌのワード線ドライバ回路と、ビット線ドライバ回路とを有し、
前記第ｋの層に構成された前記メモリセルアレイは、前記第ｋのワード線ドライバ回路と電気的に接続され、
前記メモリセルアレイは、それぞれ、前記ビット線ドライバ回路と電気的に接続され、
前記メモリセルアレイは、それぞれ、複数のメモリセルを有し、
前記メモリセルは、第１の前記薄膜トランジスタと、第２の前記薄膜トランジスタとを有し、
前記第１の層は、前記半導体基板の上方に積層して設けられ、
前記第ｊ（ｊは２以上ｌ以下の整数）の層は、前記第ｊ－１の層の上方に積層して設けられ、
前記第１の絶縁体は、窒化シリコンまたは窒化酸化シリコンを含み、
前記第１の絶縁体及び前記第２の絶縁体は、前記トランジスタの上方に配置され、
前記第２の絶縁体の膜厚は、前記第２の層乃至前記第ｌの層を積層した厚さよりも大きく、
前記第１の絶縁体及び前記第２の絶縁体がそれぞれ有する開口部には、前記トランジスタと電気的に接続された前記導電体が埋め込まれており、
前記第１の層の側面乃至前記第ｌの層の側面のそれぞれは、前記第１の絶縁体及び前記第２の絶縁体を介して、前記導電体と重なりを有する、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記
憶装置に関する。
続きを表示（約 1,600 文字）【０００２】
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、
半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を
備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は
、半導体装置の一例である。
【０００３】
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。
【背景技術】
【０００４】
ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、各種電子
機器に内蔵される記憶装置（メモリともいう）として広く用いられている。ＤＲＡＭのメ
モリセルは、１個のトランジスタと１個の容量素子で構成され、ＤＲＡＭは容量素子に電
荷を蓄積することでデータを記憶するメモリである。
【０００５】
ＤＲＡＭのメモリセルを、２個のトランジスタと１個の容量素子で構成してもよい。蓄積
した電荷を近くのトランジスタで増幅することで、容量素子の容量が小さい場合でも、メ
モリとしての動作を行うことができる（以後、ゲインセル型のメモリセルという）。
【０００６】
また、トランジスタのチャネルが形成される領域（以下、チャネル形成領域ともいう）に
金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともい
う）が近年注目されている。ＯＳトランジスタは、トランジスタがオフ状態にあるときの
ドレイン電流（オフ電流ともいう）が非常に小さいため、ＤＲＡＭのメモリセルに用いる
ことで、容量素子に蓄積した電荷を長時間にわたって保持することができる。
【０００７】
ＯＳトランジスタは薄膜トランジスタであるため、積層して設けることができる。例えば
、単結晶シリコン基板に形成されたＳｉトランジスタを用いて第１の回路を構成し、その
上方にＯＳトランジスタを用いて第２の回路を構成することができる。ＯＳトランジスタ
をＤＲＡＭに用いることで、例えば、第１の回路として駆動回路や制御回路などの周辺回
路、第２の回路としてメモリセルを構成することができ、ＤＲＡＭのチップ面積を削減す
ることができる。
【０００８】
特許文献１には、周辺回路を構成した半導体基板上に、ＯＳトランジスタを用いた複数の
メモリセルを有する半導体装置の例が開示されている。特許文献２には、ＯＳトランジス
タとＯＳトランジスタ以外のトランジスタ（例えば、Ｓｉトランジスタ）を、ゲインセル
型のメモリセル（容量素子は省略してもよい）に用いた例が開示されている。
【０００９】
なお、本明細書等では、ＯＳトランジスタを用いたゲインセル型のメモリセルを有する記
憶装置または半導体装置を、ＮＯＳＲＡＭ（登録商標、ＮｏｎｖｏｌａｔｉｌｅＯｘｉ
ｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と呼
ぶ。
【先行技術文献】
【特許文献】
【００１０】
特開２０１２－２５６８２０号公報
特開２０１２－２５６４００号公報
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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