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公開番号2025112080
公報種別公開特許公報(A)
公開日2025-07-31
出願番号2024006158
出願日2024-01-18
発明の名称量子ビットデバイスの製造方法
出願人富士通株式会社
代理人個人
主分類H10N 60/01 20230101AFI20250724BHJP()
要約【課題】量子ビットを覆う部材が基板から剥離することを抑制することが可能な量子ビットデバイスの製造方法を提供する。
【解決手段】量子ビットデバイスの製造方法は、量子ビット基板の第1面に第1導電膜を形成する工程と、前記第1面に量子ビットを形成する工程と、前記量子ビット基板に前記量子ビット基板を貫通する少なくとも1つの貫通孔を形成する工程と、前記第1面から前記量子ビットと前記貫通孔を覆うようにレジストを形成する工程と、前記第1導電膜及び前記レジスト上に第2導電膜を形成する工程と、前記第2導電膜上に第1部材を形成する工程と、前記第1部材を形成する工程の後に前記量子ビット基板の第2面から前記貫通孔を介して前記レジストを除去する工程と、を備える。
【選択図】図6

特許請求の範囲【請求項１】
量子ビット基板の第１面に第１導電膜を形成する工程と、
前記第１面に量子ビットを形成する工程と、
前記量子ビット基板に前記量子ビット基板を貫通する少なくとも１つの貫通孔を形成する工程と、
前記第１面に前記量子ビットと前記貫通孔を覆うようにレジストを形成する工程と、
前記第１導電膜及び前記レジスト上に第２導電膜を形成する工程と、
前記第２導電膜上に第１部材を形成する工程と、
前記第１部材を形成する工程の後に前記量子ビット基板の第２面から前記貫通孔を介して前記レジストを除去する工程と、
を備えることを特徴とする量子ビットデバイスの製造方法。
続きを表示（約 590 文字）【請求項２】
前記第２導電膜はグランド電位が供給されることを特徴とする請求項１に記載の量子ビットデバイスの製造方法。
【請求項３】
前記第１導電膜及び前記第２導電膜は超伝導膜であることを特徴とする請求項２に記載の量子ビットデバイスの製造方法。
【請求項４】
前記貫通孔の内面に前記第１導電膜に接続する第３導電膜を形成する工程を備え、
前記第２導電膜は、前記第１導電膜及び前記第３導電膜を介してグランド電位が供給されることを特徴とする請求項１または２に記載の量子ビットデバイスの製造方法。
【請求項５】
前記第１導電膜、前記第２導電膜、及び前記第３導電膜は超伝導膜であることを特徴とする請求項４に記載の量子ビットデバイスの製造方法。
【請求項６】
前記第１部材は樹脂又は無機絶縁物を含む膜であることを特徴とする請求項１または２に記載の量子ビットデバイスの製造方法。
【請求項７】
前記量子ビットを形成する工程の前に前記貫通孔を形成する工程が行われることを特徴とする請求項１または２に記載の量子ビットデバイスの製造方法。
【請求項８】
前記量子ビットを形成する工程の後に前記貫通孔を形成する工程が行われることを特徴とする請求項１または２に記載の量子ビットデバイスの製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、量子ビットデバイスの製造方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
量子ビットが設けられた基板に凹部を有する部材をバンプ等の接合材を用いて接合し、量子ビットを凹部により形成される空隙内に配置した量子ビットデバイスが知られている（例えば特許文献１、２）。また、量子ビットが設けられた基板にビアが形成された構成も知られている（例えば特許文献１－３）。
【先行技術文献】
【特許文献】
【０００３】
特表２０１９－５３２５２０号公報
特開２０２０－６１５５４号公報
特表２０２２－５３０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
量子ビットが設けられた基板に凹部を有する部材を複数の接合材を用いて接合する場合、複数の接合材の高さが製造ばらつき等によって均一にならないことがある。この場合、高さの低い接合材は基板と部材の接合に十分に寄与できず、部材が基板から剥離する場合が生じる。
【０００５】
１つの側面では、量子ビットを覆う部材が基板から剥離することを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、量子ビット基板の第１面に第１導電膜を形成する工程と、前記第１面に量子ビットを形成する工程と、前記量子ビット基板に前記量子ビット基板を貫通する少なくとも１つの貫通孔を形成する工程と、前記第１面に前記量子ビットと前記貫通孔を覆うようにレジストを形成する工程と、前記第１導電膜及び前記レジスト上に第２導電膜を形成する工程と、前記第２導電膜上に第１部材を形成する工程と、前記第１部材を形成する工程の後に前記量子ビット基板の第２面から前記貫通孔を介して前記レジストを除去する工程と、を有することを特徴とする量子ビットデバイスの製造方法である。
【発明の効果】
【０００７】
１つの側面として、量子ビットを覆う部材が基板から剥離することを抑制できる。
【図面の簡単な説明】
【０００８】
図１は、実施例に係る量子ビットデバイスの平面図である。
図２（ａ）および図２（ｂ）は、実施例に係る量子ビットデバイスの断面図である。
図３（ａ）は、実施例におけるジョセフソン接合素子の平面図、図３（ｂ）は、図３（ａ）のＡ－Ａ断面図、図３（ｃ）は、図３（ａ）のＢ－Ｂ断面図である。
図４（ａ）から図４（ｃ）は、実施例に係る量子ビットデバイスの第１の製造方法を示す断面図（その１）である。
図５（ａ）から図５（ｃ）は、実施例に係る量子ビットデバイスの第１の製造方法を示す断面図（その２）である。
図６（ａ）から図６（ｃ）は、実施例に係る量子ビットデバイスの第１の製造方法を示す断面図（その３）である。
図７（ａ）から図７（ｃ）は、実施例におけるジョセフソン接合素子の製造方法を示す図（その１）である。
図８（ａ）および図８（ｂ）は、実施例におけるジョセフソン接合素子の製造方法を示す図（その２）である。
図９（ａ）から図９（ｃ）は、実施例に係る量子ビットデバイスの第２の製造方法を示す断面図（その１）である。
図１０（ａ）から図１０（ｃ）は、実施例に係る量子ビットデバイスの第２の製造方法を示す断面図（その２）である。
図１１（ａ）から図１１（ｄ）は、比較例に係る量子ビットデバイスの製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施例について説明する。
【実施例】
【００１０】
図１は、実施例に係る量子ビットデバイス１００の平面図である。図２（ａ）および図２（ｂ）は、実施例に係る量子ビットデバイス１００の断面図である。図１では、量子ビット基板１０上に設けられた第１部材１８と導電膜１７の一部を透視して図示し、図の明瞭化のために、導電膜にハッチングを付している。
（【００１１】以降は省略されています）

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