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公開番号2025134211
公報種別公開特許公報(A)
公開日2025-09-17
出願番号2024031973
出願日2024-03-04
発明の名称シストリック型の演算アレイ装置及び制御方法
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 7/57 20060101AFI20250909BHJP(計算;計数)
要約【課題】演算アレイの演算性能の低下を抑制する。
【解決手段】演算アレイ装置は、アレイ状に接続した複数の演算部4を備えるシストリック型の演算アレイ2と、最終段の1以上の演算部4と接続される調整部3と、を備える。各演算部4は、入力データに対する演算結果における指数部の1以上のビットの値に応じて、前記演算結果のうちの前記指数部の複数のビットをシフトさせ、前記シフトに応じて、少なくとも1つの演算部4によるシフトの累積量を示すシフト情報を更新し、前記指数部の前記複数のビットをシフトさせることで得られるデータを、当該演算部4の後段部である、他の演算部4又は前記調整部3に前記入力データとして出力するとともに、前記シフト情報を前記後段部に出力し、前記調整部3は、前記1以上の演算部4の各々から入力される前記シフト情報に基づき、前記1以上の演算部4の各々から入力される前記入力データを調整する。
【選択図】図4
特許請求の範囲【請求項１】
アレイ状に接続した複数の演算部を備えるシストリック型の演算アレイと、
前記演算アレイにおける最終段の１以上の演算部と接続される調整部と、を備え、
前記複数の演算部の各々は、
前記演算部に入力される入力データに対する演算結果における指数部の１以上のビットの値に応じて、前記演算結果のうちの前記指数部の複数のビットをシフトさせ、
前記シフトに応じて、少なくとも１つの演算部によるシフトの累積量を示すシフト情報を更新し、
前記指数部の前記複数のビットをシフトさせることで得られるデータを、当該演算部の後段に接続される後段部である、他の演算部又は前記調整部に前記入力データとして出力するとともに、前記シフト情報を前記後段部に出力し、
前記調整部は、前記１以上の演算部の各々から入力される前記シフト情報に基づき、前記１以上の演算部の各々から入力される前記入力データを調整する、
シストリック型の演算アレイ装置。
続きを表示（約 1,000 文字）【請求項２】
前記複数の演算部の各々は、
前記指数部の最上位ビットの値が１である場合に、前記指数部の前記複数のビットを右シフトさせる、
請求項１に記載のシストリック型の演算アレイ装置。
【請求項３】
前記複数の演算部の各々は、
指数部の前記最上位ビットの値と、前記最上位ビットよりも１ビット下位のビットの値とがいずれも０である場合に、前記指数部の前記複数のビットを左シフトさせる、
請求項１又は請求項２に記載のシストリック型の演算アレイ装置。
【請求項４】
記憶装置を備え、
前記複数の演算部の各々は、
前記シフト情報の更新前後の差分を示す差分情報を格納するレジスタを備え、
前記演算アレイにおける所定単位の演算処理の完了後、前記差分情報を前記記憶装置に出力する、
請求項１又は請求項２に記載のシストリック型の演算アレイ装置。
【請求項５】
前記調整部は、
前記１以上の演算部の各々から入力される前記シフト情報を２のべき乗の値に変換し、前記１以上の演算部の各々から入力される前記入力データに前記変換した値を乗算することで、前記調整を行なう、
請求項１又は請求項２に記載のシストリック型の演算アレイ装置。
【請求項６】
シストリック型の演算アレイ装置の制御方法であって、
アレイ状に接続した複数の演算部を備えるシストリック型の演算アレイにおける前記複数の演算部の各々が、
前記演算部に入力される入力データに対する演算結果における指数部の１以上のビットの値に応じて、前記演算結果のうちの前記指数部の複数のビットをシフトさせ、
前記シフトに応じて、少なくとも１つの演算部によるシフトの累積量を示すシフト情報を更新し、
前記指数部の前記複数のビットをシフトさせることで得られるデータを、当該演算部の後段に接続される後段部である、他の演算部、又は、前記演算アレイにおける最終段の１以上の演算部と接続される調整部に、前記入力データとして出力するとともに、前記シフト情報を前記後段部に出力し、
前記調整部が、前記１以上の演算部の各々から入力される前記シフト情報に基づき、前記１以上の演算部の各々から入力される前記入力データを調整する、
制御方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、シストリック型の演算アレイ装置及び制御方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
汎用の行列積計算又はＡＩ（Artificial Intelligence）向けの計算において、アレイ（行列）状に接続した複数の演算素子（演算部）を備えるシストリック（Systolic）型の演算アレイ（以下、単に「演算アレイ」と表記する場合がある）が用いられることがある。
【０００３】
演算アレイの各演算素子は、入力データに対して加算，乗算といった単位の演算処理を実行し、演算結果を後段の演算素子への入力データとして出力する。このような構成により、演算アレイは、一般的なＧＰＵ（Graphics Processing Unit）又はＣＰＵ（Central Processing Unit）等と比較して、演算結果を格納するレジスタを不要とすることができるため電力性能において優れている。
【０００４】
ところで、一般的なＡＩの計算では、３２ビット浮動小数点形式（ＦＰ（Floating Point）３２）で表現される数値の精度があれば十分である場合がある。そこで、ＦＰ３２よりも低精度な浮動小数点形式、例えば１６ビット浮動小数点形式（ＦＰ１６），ＢＦ（Brain Float）１６等で表現される数値の精度により演算アレイに計算を実行させることで、演算性能及び電力性能を向上させることが考えられる。
【０００５】
しかし、ＦＰ１６は、ＦＰ３２と比較して、表現範囲が狭く且つ分解能が小さいため、計算結果（演算結果）の数値の絶対値がＦＰ１６の表現範囲の上限を超えるオーバーフロー又は下限を下回るアンダーフローが発生する可能性がある。
【０００６】
このようなオーバーフロー又はアンダーフローの発生を抑制するために、計算（例えば行列計算）の進行に応じて、計算結果にＳＦ（Scaling Factor）を乗算していくことで、ＦＰ１６の表現範囲を可変とする手法が知られている。
【先行技術文献】
【特許文献】
【０００７】
米国特許出願公開第２０１８／０３２２６０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳＦを調整するための計算は、行列計算の計算結果の最大値の取得と、最大値に基づくＳＦの計算とを含み、行列計算と次の行列計算との間において直列的に実行される。このような最大値の取得及びＳＦの計算は、ＣＰＵで実行されることが多いため、例えば演算アレイに行列計算等の演算を実行させる場合、ＣＰＵによるＳＦを調整するための計算がオーバヘッドになり、演算アレイの演算性能が低下する可能性がある。
【０００９】
１つの側面では、本発明は、演算アレイの演算性能の低下を抑制することを目的の１つとする。
【課題を解決するための手段】
【００１０】
１つの側面では、演算アレイ装置は、アレイ状に接続した複数の演算部を備えるシストリック型の演算アレイと、前記演算アレイにおける最終段の１以上の演算部と接続される調整部と、を備えてよい。前記複数の演算部の各々は、前記演算部に入力される入力データに対する演算結果における指数部の１以上のビットの値に応じて、前記演算結果のうちの前記指数部の複数のビットをシフトさせてよい。また、前記複数の演算部の各々は、前記シフトに応じて、少なくとも１つの演算部によるシフトの累積量を示すシフト情報を更新してよい。さらに、前記複数の演算部の各々は、前記指数部の前記複数のビットをシフトさせることで得られるデータを、当該演算部の後段に接続される後段部である、他の演算部又は前記調整部に前記入力データとして出力するとともに、前記シフト情報を前記後段部に出力してよい。前記調整部は、前記１以上の演算部の各々から入力される前記シフト情報に基づき、前記１以上の演算部の各々から入力される前記入力データを調整してよい。
【発明の効果】
（【００１１】以降は省略されています）

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