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公開番号2024136008
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046953
出願日2023-03-23
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H01L 21/822 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】ラッチアップの発生を防止しながらESD特性を向上させる。
【解決手段】実施形態の半導体装置は、高電圧が入力される第1パッドと、低電圧が入力される第2パッドと、接地電圧が入力される第3パッドと、前記第1パッドと前記第3パッドとの間に設けられる保護回路と、を具備し、前記保護回路は、第1方向に配列された複数のトランジスタにより構成される第1保護素子群と、前記第1方向に配列された複数のトランジスタにより構成される第2保護素子群であって、前記第1保護素子群に対して前記第1方向に直交する第2方向に離間して配置される第2保護素子群と、前記第1及び第2保護素子群の周囲に設けられるガードリングと、前記第1保護素子群と前記第2保護素子群との間に設けられ、前記第3パッドとの間に調整抵抗を介して接続される中間ガードリングと、を具備する。
【選択図】図12
特許請求の範囲【請求項１】
高電圧が入力される第１パッドと、
低電圧が入力される第２パッドと、
接地電圧が入力される第３パッドと、
前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、
前記保護回路は、
第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、
前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、
前記第１及び第２保護素子群の周囲に設けられるガードリングと、
前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、
を具備する半導体装置。
続きを表示（約 750 文字）【請求項２】
前記第３パッドに接続される第１配線と、
前記中間ガードリングに接続される複数の第２配線と、
前記複数の第２配線のうちの所定数の配線を前記第１配線に接続する配線接続部と、
を具備する請求項１に記載の半導体装置。
【請求項３】
前記第１配線は、前記第２方向に設けられ、
前記第２配線は、前記第１配線と同じ配線層において、前記第１配線との交差位置においては前記第１方向に分断可能に前記中間ガードリングに沿って設けられ、
前記配線接続部は、第２配線の分断位置において、前記第２配線と前記第１配線とを接続する
請求項２に記載の半導体装置。
【請求項４】
前記第３バッドと前記中間ガードリングとを接続する第３配線を具備し、
前記第３配線は、前記第３パッドに接続される一端部と、前記中間ガードリングに接続される他端部と、前記一端部と他端部との間に設けられる屈曲部を含み、
前記屈曲部は、一端部と他端部との間の実質的な配線長を短縮する短絡部を形成可能である、
請求項１に記載の半導体装置。
【請求項５】
前記第３バッドと前記中間ガードリングとを接続する第４配線を具備し、
前記第４配線は、前記中間ガードリングとの接続に用いられる複数のコンタクトホール部を有し、前記複数のコンタクトホール部のうちの所定数のコンタクトホール部に前記中間ガードリングと接続するコンタクト材料が充填される
請求項１に記載の半導体装置。
【請求項６】
前記第１及び第２の保護素子群を構成するトランジスタは、ＧＧＮＭＯＳである
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
近年、半導体装置においては、ＥＳＤ（Electro-Static Discharge）保護素子として、ＧＧ（Ｇａｔｅ－Ｇｒｏｕｎｄ）ＮＭＯＳが採用されることがある。
【０００３】
しかしながら、ＧＧＮＭＯＳによるＥＳＤ特性を向上させようとすると、半導体装置にラッチアップが生じやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２００８／０１３５９４０号明細書
米国特許出願公開第２００８／０１９８５１９号明細書
米国特許第１０１２１７７８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、高電圧が入力される第１パッドと、低電圧が入力される第２パッドと、接地電圧が入力される第３パッドと、前記第１パッドと前記第３パッドとの間に設けられる保護回路と、を具備し、前記保護回路は、第１方向に配列された複数のトランジスタにより構成される第１保護素子群と、前記第１方向に配列された複数のトランジスタにより構成される第２保護素子群であって、前記第１保護素子群に対して前記第１方向に直交する第２方向に離間して配置される第２保護素子群と、前記第１及び第２保護素子群の周囲に設けられるガードリングと、前記第１保護素子群と前記第２保護素子群との間に設けられ、前記第３パッドとの間に調整抵抗を介して接続される中間ガードリングと、を具備する。
【図面の簡単な説明】
【０００７】
本発明の一実施形態に係る半導体装置の一例としての半導体記憶装置を含むメモリシステムを示すブロック図。
図１中の不揮発性メモリ２の一例を示すブロック図。
３次元構造のメモリセルアレイ２３のブロックの構成例を示す図。
実施形態にかかる半導体記憶装置の一部領域の断面図。
不揮発性メモリ２が形成される半導体記憶装置（ＮＡＮＤメモリチップ)２Ａ上のパッドの配置の例を示す図。
図５のＶＰＰパッドとＶＳＳパッドとの間の領域ＰＲに形成される複数のＧＧＮＭＯＳによる保護素子群の比較例を示す平面図。
ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳのソース及びドレインとの間の配線を説明する説明図。
ＧＧＮＭＯＳを説明するための説明図。
ＧＧＮＭＯＳとＶＰＰパッドＰｐ及びＶＳＳパッドＰｓとの接続関係を示す回路図。
横軸にドレイン電圧Ｖｄをとり縦軸にドレイン電流をとって、ＧＧＮＭＯＳのスナップバック特性を示すグラフ。
中間ガードリングを備えたＥＳＤ保護素子の比較例の構成を示す平面図。
本実施形態における保護素子群の構成を示す説明図。
配線Ｌｓの具体的な構成の一例を示す説明図。
図１３中の丸印にて囲った領域を拡大して示す平面図。
図１３のＡ－Ａ'線にて切断して断面形状を説明するための断面図。
第２の実施形態を説明するための説明図。
ＶＰＰパッド及びＶＳＳパッドとＧＧＮＭＯＳとを接続する配線を省略して示したもの。
第３の実施形態を説明するための説明図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【０００９】
（第１の実施形態）
図１は本発明の一実施形態に係る半導体装置の一例としての半導体記憶装置を含むメモリシステムを示すブロック図である。本実施形態は、ＥＳＤ保護素子であるＧＧＮＭＯＳの比較的近傍に形成されたガードリングと電源とを接続する配線の配線抵抗を最適化することにより、ラッチアップの発生を防止しながらＥＳＤ特性を向上させることを可能にするものである。
【００１０】
なお、本実施形態は半導体装置として例えばＮＡＮＤ型の半導体記憶装置を例に説明するが、本実施形態はＥＳＤ保護素子としてＧＧＮＭＯＳを採用した各種半導体装置に適用可能である。
（【００１１】以降は省略されています）

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