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公開番号2024134659
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023044969
出願日2023-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/10 20230101AFI20240927BHJP()
要約【課題】製造が容易な半導体記憶装置を提供する。
【解決手段】半導体記憶装置10は、複数の第1導電層23と複数の第1絶縁層35とが積層された第1積層膜43と、複数の第2導電層26と複数の第2絶縁層37とが積層された第2積層膜44と、第1積層膜及び第2積層膜を第1方向Zに貫通し、それぞれ複数のメモリセルを有する複数のメモリピラーMHと、断面積が大きい複数の第1柱状部と、メモリピラーよりも断面積が大きく、それぞれ複数の第1柱状部と第1方向で接続された、複数の第2柱状部と、メモリピラーと第1柱状部の間において、メモリピラーよりも断面積が大きい複数の第3柱状部と、メモリピラーと第2柱状部の間において、メモリピラーよりも断面積が大きく、それぞれ複数の第3柱状部と第1方向で接続された、複数の第4柱状部と、を備える。
【選択図】図3
特許請求の範囲【請求項１】
複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、前記第１方向に交差する第２方向、及び前記第１方向及び前記第２方向に交差する第３方向に延伸する第１積層膜と、
前記第１積層膜と前記第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が前記第１方向に交互に一層ずつ積層され、前記第２方向及び前記第３方向に延伸する第２積層膜と、
前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第１絶縁膜と、
前記第１絶縁膜と前記第３方向に離間して設けられ、前記第１積層膜及び前記第２積層膜を前記第１方向に貫通し、前記第２方向に延伸する第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間に設けられ、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ前記第１メモリピラーと前記第１方向で接続された、複数の第２メモリピラーと、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記複数の第１メモリピラーと前記第２方向に離間して設けられ、前記第１メモリピラーよりも前記第２方向と前記第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、
前記第１絶縁膜と前記第２絶縁膜の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記複数の第２メモリピラーと前記第２方向に離間して設けられ、前記第２メモリピラーよりも前記第２方向と前記第３方向と平行な第２面における断面積が大きく、それぞれ前記複数の第１柱状部と前記第１方向で接続された、複数の第２柱状部と、
前記第１メモリピラーと前記第１柱状部の間において、それぞれ前記第１積層膜を前記第１方向に貫通し、それぞれ前記第１メモリピラーと離間して、それぞれ前記第１柱状部と前記第２方向で接して設けられ、前記第１メモリピラーよりも前記第１面における断面積が大きい複数の第３柱状部と、
前記第２メモリピラーと前記第２柱状部の間において、それぞれ前記第２積層膜を前記第１方向に貫通し、それぞれ前記第２メモリピラーと離間して、それぞれ前記第２柱状部と前記第２方向で接して設けられ、前記第２メモリピラーよりも前記第２面における断面積が大きく、それぞれ前記複数の第３柱状部と前記第１方向で接続された、複数の第４柱状部と、
を備える半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の第１柱状部は、
絶縁材料を含む第５柱状部と、
前記第５柱状部と前記第３方向に離間して設けられ、絶縁材料を含む第６柱状部と、
前記第５柱状部と前記第６柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含む第７柱状部と、
を有し、
前記複数の第２柱状部は、
絶縁材料を含み、前記第５柱状部と前記第１方向で接続された第８柱状部と、
前記第８柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と前記第１方向で接続された第９柱状部と、
前記第８柱状部と前記第９柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第７柱状部と前記第１方向で接続された第１０柱状部と、
を有し、
前記複数の第３柱状部は、
絶縁材料を含み、前記第５柱状部と接する第１１柱状部と、
前記第１１柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第６柱状部と接する第１２柱状部と、
前記第１１柱状部と前記第１２柱状部の間に設けられ、前記第１メモリセルに含まれる材料を含み、前記第７柱状部と接する第１３柱状部と、
を有し、
前記複数の第４柱状部は、
絶縁材料を含み、前記第８柱状部と接する第１４柱状部と、
前記第１４柱状部と前記第３方向に離間して設けられ、絶縁材料を含み、前記第９柱状部と接する第１５柱状部と、
前記第１４柱状部と前記第１５柱状部の間に設けられ、前記第２メモリセルに含まれる材料を含み、前記第１０柱状部と接する第１６柱状部と、
を有する、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１メモリセルに含まれる材料及び前記第２メモリセルに含まれる材料は、シリコンと酸素を含む絶縁物、シリコンと窒素を含む絶縁物、シリコンと酸素と窒素を含む絶縁物又は、ポリシリコンである、
請求項２記載の半導体記憶装置。
【請求項４】
前記第１柱状部と前記第３柱状部が接する部分の下に設けられた前記第１積層膜は、前記第２方向の長さが、前記第１方向において前記第１積層膜から前記第２積層膜へ向かう方向に向かって短くなる形状を有し、
前記第２柱状部と前記第４柱状部が接する部分の下に設けられた前記第２積層膜は、前記第２方向の長さが、前記第１方向において前記第１積層膜から前記第２積層膜へ向かう方向に向かって短くなる形状を有する、
請求項１記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
大容量の半導体記憶装置が開発されている。この大容量の半導体記憶装置は、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
半導体記憶装置が備えるメモリセルアレイには、ビット線及びワード線と呼ばれる金属配線が多数配列されている。セルに接続されたビット線とワード線に電圧を印加し、ビット線とワード線に対応した１つのメモリセルにデータが書き込まれる。半導体記憶装置は、かかるワード線となる導電層と絶縁層とを交互に積層した積層膜を備える。半導体記憶装置は、３次元配列されたメモリセルを備える。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２２／００２８８８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、製造が容易な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、第１方向に交差する第２方向、及び第１方向及び第２方向に交差する第３方向に延伸する第１積層膜と、第１積層膜と第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が第１方向に交互に一層ずつ積層され、第２方向及び第３方向に延伸する第２積層膜と、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第１絶縁膜と、第１絶縁膜と第３方向に離間して設けられ、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第２絶縁膜と、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ第１メモリピラーと第１方向で接続された、複数の第２メモリピラーと、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
【図面の簡単な説明】
【０００７】
実施形態に係る半導体記憶装置の全体構成の一例である。
実施形態におけるメモリセルアレイの回路構成の一例である。
実施形態におけるメモリセルアレイの一例を示す模式断面図である。
実施形態のメモリセルアレイの模式上面図である。
柱状部ＨＲ１の模式断面図である。
柱状部ＨＲ２の模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
実施形態の半導体記憶装置の製造工程を示す模式断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
【０００９】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１０】
（実施形態）
実施形態の半導体記憶装置は、複数の第１導電層と、複数の第１絶縁層と、が第１方向に交互に一層ずつ積層され、第１方向に交差する第２方向、及び第１方向及び第２方向に交差する第３方向に延伸する第１積層膜と、第１積層膜と第１方向に並んで設けられ、複数の第２導電層と、複数の第２絶縁層と、が第１方向に交互に一層ずつ積層され、第２方向及び第３方向に延伸する第２積層膜と、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第１絶縁膜と、第１絶縁膜と第３方向に離間して設けられ、第１積層膜及び第２積層膜を第１方向に貫通し、第２方向に延伸する第２絶縁膜と、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリセルを有する、複数の第１メモリピラーと、第１絶縁膜と第２絶縁膜の間に設けられ、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリセルを有し、それぞれ第１メモリピラーと第１方向で接続された、複数の第２メモリピラーと、第１絶縁膜と第２絶縁膜の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ複数の第１メモリピラーと第２方向に離間して設けられ、第１メモリピラーよりも第２方向と第３方向と平行な第１面における断面積が大きい複数の第１柱状部と、第１絶縁膜と第２絶縁膜の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ複数の第２メモリピラーと第２方向に離間して設けられ、第２メモリピラーよりも第２方向と第３方向と平行な第２面における断面積が大きく、それぞれ複数の第１柱状部と第１方向で接続された、複数の第２柱状部と、第１メモリピラーと第１柱状部の間において、それぞれ第１積層膜を第１方向に貫通し、それぞれ第１メモリピラーと離間して、それぞれ第１柱状部と第２方向で接して設けられ、第１メモリピラーよりも第１面における断面積が大きい複数の第３柱状部と、第２メモリピラーと第２柱状部の間において、それぞれ第２積層膜を第１方向に貫通し、それぞれ第２メモリピラーと離間して、それぞれ第２柱状部と第２方向で接して設けられ、第２メモリピラーよりも第２面における断面積が大きく、それぞれ複数の第３柱状部と第１方向で接続された、複数の第４柱状部と、を備える。
（【００１１】以降は省略されています）

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