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公開番号2024136195
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047226
出願日2023-03-23
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/50 20230101AFI20240927BHJP()
要約【課題】メモリデバイスの製造コストを抑制する。
【解決手段】実施形態のメモリデバイスは、基板SUB1と、複数の導電体層35と、絶縁体層26と、複数のピラーと、複数のコンタクトCCとを含む。複数の第1導電体層は、基板の上方で第1方向に互いに離れて設けられる。絶縁体層は、複数の第1導電体層の上方に設けられる。複数のピラーの各々は、第1方向に延伸して設けられ、複数の第1導電体層と対向する部分がメモリセルとして機能する。複数のコンタクトの各々は、第1方向に延伸して設けられる。複数のコンタクトは、複数の第1導電体層にそれぞれ接続される。複数の第1導電体層の各々は、基板との間で他の第1導電体層と重ならないテラス部分を有する。複数のコンタクトの各々は、絶縁体層を貫通し且つ底部において複数の第1導電体層のうち1つの第1導電体層のテラス部分に接続される。
【選択図】図7
特許請求の範囲【請求項１】
基板と、
前記基板の上方で、第１方向に互いに離れて設けられた複数の第１導電体層と、
前記複数の第１導電体層の上方に設けられた絶縁体層と、
各々が前記第１方向に延伸して設けられ、前記複数の第１導電体層と対向する部分がメモリセルとして機能する複数のピラーと、
各々が前記第１方向に延伸して設けられ、前記複数の第１導電体層にそれぞれ接続された複数のコンタクトと、
を備え、
前記複数の第１導電体層の各々は、前記基板との間で他の第１導電体層と重ならないテラス部分を有し、
前記複数のコンタクトの各々は、前記絶縁体層を貫通し且つその底部で前記複数の第１導電体層のうち１つの第１導電体層の前記テラス部分に接続される、
メモリデバイス。
続きを表示（約 910 文字）【請求項２】
前記複数の第１導電体層のそれぞれの前記テラス部分に対して、前記第１方向に対向するように設けられたストッパー部材をさらに備える、
請求項１に記載のメモリデバイス。
【請求項３】
前記ストッパー部材は、連続的に設けられたストッパー層であり、
前記ストッパー層と前記複数のコンタクトのそれぞれとの間は、酸化膜を介して離隔及び絶縁されている、
請求項２に記載のメモリデバイス。
【請求項４】
前記ストッパー部材は、前記複数の第１導電体層のそれぞれの前記テラス部分と対向する部分が複数互いに離れて設けられている、
請求項２に記載のメモリデバイス。
【請求項５】
基板と、
前記基板の上方で、第１方向に互いに離れて設けられた複数の第１導電体層と、
各々が前記第１方向に延伸して設けられ、前記複数の第１導電体層と対向する部分が第１メモリセルとして機能する複数の第１ピラーと、
各々が前記基板と前記複数の第１導電体層との間に設けられた回路と接続された複数の第１コンタクトと、
前記複数の第１コンタクト上にそれぞれ設けられ、各々が前記複数の第１コンタクトのそれぞれと接続された複数の第２コンタクトと、
前記複数の第１導電体層の上方で、前記複数の第１導電体層と離れて且つ前記第１方向に互いに離れて設けられた複数の第２導電体層と、
各々が前記第１方向に延伸して設けられ、前記複数の第２導電体層と対向する部分が第２メモリセルとして機能する複数の第２ピラーと、
各々が前記複数の第２導電体層のそれぞれと接続された複数の第３コンタクトと、
を備え、
前記複数の第１導電体層の各々は、前記基板との間で他の第１導電体層と重ならないテラス部分を有し、
前記複数の第２コンタクトの各々は、その底部で前記複数の第１導電体層のうち１つの第１導電体層の前記テラス部分に接続され、且つ前記複数の第１コンタクトの各々と前記複数の第３コンタクトの各々との間を接続する、
メモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 5,100 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６１０８０号公報
米国特許出願公開第２０１７／０１１０４０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と、複数の導電体層と、絶縁体層と、複数のピラーと、複数のコンタクトとを含む。複数の第１導電体層は、基板の上方で、第１方向に互いに離れて設けられる。絶縁体層は、複数の第１導電体層の上方に設けられる。複数のピラーの各々は、第１方向に延伸して設けられ、複数の第１導電体層と対向する部分がメモリセルとして機能する。複数のコンタクトの各々は、第１方向に延伸して設けられる。複数のコンタクトは、複数の第１導電体層にそれぞれ接続される。複数の第１導電体層の各々は、基板との間で他の第１導電体層と重ならないテラス部分を有する。複数のコンタクトの各々は、絶縁体層を貫通し且つ底部で複数の第１導電体層のうち１つの第１導電体層のテラス部分に接続される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスのメモリ領域を含む断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの引出領域を含む断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの引出領域を含む断面構造の一例を示す断面図。
第１実施形態における貼合構造を有するメモリデバイスの製造方法の概要を示す模式図。
第１実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の変形例に係るメモリデバイスの製造方法の一例を示すフローチャート。
第１実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第３変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第１実施形態の第３変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスの引出領域を含む断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第２実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第３実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態の第１変形例に係るメモリデバイスが備えるコンタクトの形成過程における詳細な断面構造の一例を示す断面図。
第３実施形態の第２変形例に係るメモリデバイスの製造方法の一例を示すフローチャート。
第３実施形態の第２変形例に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
第３実施形態の第２変形例に係るメモリデバイスの製造過程における断面構造の一例を示す断面図。
２段構造のメモリピラーを備えるメモリデバイスの製造過程における断面構造の一例を示す断面図。
対向配置される２つの貼合パッドの近傍の詳細な構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルが３次元に積層され、２枚の半導体基板を貼り合わせる製造方法が利用された構造（以下、貼合構造と呼ぶ）を有する。そして、第１実施形態に係るメモリデバイス１では、積層されたメモリセルに接続された積層配線に対するコンタクトが、２枚の半導体基板が貼り合わせられた後に形成される。以下に、第１実施形態の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【００１０】
＜１－１－１＞メモリデバイス１の全体構成
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を含む。
（【００１１】以降は省略されています）

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