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公開番号2024132608
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2023043448
出願日2023-03-17
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/822 20060101AFI20240920BHJP(基本的電気素子)
要約【課題】被保護回路を保護する保護回路内のサージ電荷を好適に放電でき、かつ、保護回路内の貫通電流を抑制する半導体装置を提供する。
【解決手段】半導体装置は、電圧VEXTQLが供給される配線L1と、電圧VSSが供給される配線L2とに電気的に接続されたESD(静電気放電)保護回路100を備える。ESD保護回路は、抵抗R1～R3と、キャパシタC1～C3と、を含む。抵抗R1は、配線L1とノードVRC_preとの間に接続され、キャパシタC1は、配線L2とノードVRCpreとの間に接続される。抵抗R2は、配線L2とノードVRCpreよりも下流に位置するノードNVRCとの間に接続され、キャパシタC2は、配線L2とノードNVRCとの間に接続される。抵抗R3は、配線L1とノードNVRCよりも下流に位置するノードVRCとの間に接続され、キャパシタC3は、配線L2とノードVRCとの間に接続される。
【選択図】図6
特許請求の範囲【請求項１】
第１電圧が供給される第１配線と、第２電圧が供給される第２配線と、に電気的に接続された保護回路を備え、
前記保護回路は、
前記第１配線と第１ノードとの間に接続される第１抵抗と、
前記第２配線と前記第１ノードとの間に接続される第１キャパシタと、
前記第２配線と、前記第１ノードよりも下流に位置する第２ノードと、の間に接続される第２抵抗と、
前記第２配線と前記第２ノードとの間に接続され、前記第２抵抗と並列に接続される第２キャパシタと、
前記第１配線と、前記第２ノードよりも下流に位置する第３ノードと、の間に接続される第３抵抗と、
前記第２配線と前記第３ノードとの間に接続される第３キャパシタと、
を有する、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２抵抗および前記第２キャパシタを含む第２ＲＣ回路の時定数は、前記第３抵抗および前記第３キャパシタを含む第３ＲＣ回路の時定数よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗および前記第１キャパシタを含む第１ＲＣ回路の時定数は、電源投入時における前記第１電圧の立ち上げ速度よりも低い、請求項１に記載の半導体装置。
【請求項４】
前記保護回路は、前記第２ノードと電気的に接続されるゲートを有し、前記第２配線と前記第３ノードとの間に接続される第１トランジスタをさらに有し、
前記第１トランジスタは、ｎ型ＭＯＳＦＥＴである、請求項１に記載の半導体装置。
【請求項５】
前記保護回路は、前記第３ノードよりも下流に位置する第４ノードに電気的に接続されるゲートを有し、前記第１配線と前記第２配線との間に接続される第２トランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項６】
前記第２配線と、前記第３ノードよりも下流に位置する第４ノードと、の間に接続される第４抵抗をさらに有する、請求項１に記載の半導体装置。
【請求項７】
前記保護回路は、前記第１配線と、前記第３ノードよりも下流に位置する第４ノードと、の間に接続される第４キャパシタをさらに有する、請求項１に記載の半導体装置。
【請求項８】
前記保護回路は、
前記第２配線と前記第１キャパシタとの間に接続される第５抵抗と、
前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第２配線と前記第１キャパシタとの間に接続され、前記第５抵抗と並列に接続される第３トランジスタと、
をさらに有する、請求項１に記載の半導体装置。
【請求項９】
前記保護回路は、前記第３ノードと電気的に接続されるゲートを有し、前記第２配線と前記第２ノードとの間に接続される第４トランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項１０】
前記保護回路は、前記第３ノードよりも下流に位置する第４ノードと電気的に接続されるゲートを有し、前記第１配線と前記第３ノードとの間に接続される第５トランジスタをさらに有する、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
被保護回路を静電気から保護するＥＳＤ（electrostatic discharge：静電気放電）保護回路が設けられた半導体装置では、ＥＳＤ保護回路内のサージ電荷を好適に放電することが望まれる。また、電源投入時に発生し得るＥＳＤ保護回路内の貫通電流を抑制することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開２０２０／００８３７０５号明細書
米国特許出願公開２０１８／０３７４８４０号明細書
米国特許出願公開２０１３／０３４２９４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
被保護回路を保護する保護回路内のサージ電荷を好適に放電することができ、かつ、保護回路内の貫通電流を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、第１電圧が供給される第１配線と、第２電圧が供給される第２配線と、に電気的に接続された保護回路を備える。保護回路は、第１抵抗と、第１キャパシタと、第２抵抗と、第２キャパシタと、第３抵抗と、第３キャパシタと、を有する。第１抵抗は、第１配線と第１ノードとの間に接続される。第１キャパシタは、第２配線と第１ノードとの間に接続される。第２抵抗は、第２配線と、第１ノードよりも下流に位置する第２ノードと、の間に接続される。第２キャパシタは、第２配線と第２ノードとの間に接続され、第２抵抗と並列に接続される。第３抵抗は、第１配線と、第２ノードよりも下流に位置する第３ノードと、の間に接続される。第３キャパシタは、第２配線と第３ノードとの間に接続される。
【図面の簡単な説明】
【０００６】
本実施形態のメモリシステムの構成例を示すブロック図である。
本実施形態の不揮発性メモリの構成例を示すブロック図である。
本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
本実施形態のＥＳＤ保護回路１００およびその周辺の構成の一例を示す回路図である。
第１実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第１実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
第１実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
第２実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第２実施形態の比較例のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
第２実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
第３実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第４実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第５実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第６実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第６実施形態のＥＳＤ保護回路の動作の一例を示す回路動作波形図である。
第７実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第８実施形態のＥＳＤ保護回路の構成の一例を示す回路図である。
第９実施形態の抵抗の構成の一例を示す回路図である。
第２構成例に係る半導体装置の構成の一例を示すブロック図である。
第３構成例に係る半導体装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
＜第１構成例：不揮発性メモリ＞
［メモリシステムの構成］
図１は、本実施形態のメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１とＮＡＮＤ型不揮発性メモリ２を備える。なお、ＮＡＮＤ型不揮発性メモリのことを単に不揮発性メモリともいう。メモリシステムは、図示しないホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００９】
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置である。図１に示すように、メモリコントローラ１と各不揮発性メモリ２とはＮＡＮＤバスを介して接続される。メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）回路１４およびメモリインターフェイス回路１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ回路１４およびメモリインターフェイス回路１５は、互いに内部バス１６により接続される。
【００１０】
ホストインターフェイス回路１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス回路１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
（【００１１】以降は省略されています）

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