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公開番号2024134840
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045243
出願日2023-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 43/27 20230101AFI20240927BHJP()
要約【課題】電気特性の向上を図れる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、複数の導電層31a～31eと複数の絶縁層21とがZ方向に交互に積層された積層体20と、積層体内に設けられ、Z方向に延伸する柱状体CLと、柱状体に接続され、金属材料を含むソース線層30とを含む。複数の導電層は、Z方向に配置され、複数の選択トランジスタの複数のゲート電極を構成する複数の第1導電層31a,31bを含む。柱状体は、コア絶縁層40と、コア絶縁層の側面を囲む半導体層41と、半導体層の側面を囲むメモリ層43～45とを含む。ソース線層の一部30aは、積層体内に設けられ、半導体層側に鋭角に尖った尖部30bを含む。
【選択図】図6
特許請求の範囲【請求項１】
複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
前記積層体内に設けられ、前記第１方向に延伸する柱状体と、
前記柱状体に接続され、金属材料を含むソース線層と、
を具備し、
前記複数の導電層は、前記第１方向に配置された複数の選択トランジスタの複数のゲート電極を構成する複数の第１導電層を含み、
前記柱状体は、コア絶縁層と、前記コア絶縁層の側面を囲む半導体層と、前記半導体層の側面を囲むメモリ層とを含み、
前記ソース線層の一部は、前記積層体内に設けられ、前記半導体層側に鋭角に尖った尖部を含む、
半導体記憶装置。
続きを表示（約 850 文字）【請求項２】
前記ソース線層の前記一部の下面は、前記コア絶縁層の上面と接続する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の導電層は、複数のメモリセルトランジスタの複数のゲート電極を構成し、前記第１方向に配置された複数の第２導電層を更に含み、
前記複数の第１導電層は、前記複数の第２導電層よりも前記第１方向に離れて配置され、
前記尖部は、前記複数の第１導電層のうち、前記複数の第２導電層から前記第１方向に最も離れた第１導電層と、前記複数の第２導電層から前記第１方向に最も近い第１半導体層との間に配置される、
請求項２に記載の半導体記憶装置。
【請求項４】
前記コア絶縁層の前記上面は、前記第１方向に凸状の曲面を含み、
前記ソース線層の前記一部の前記下面は、前記第１方向に凹状の曲面を含む、
請求項２に記載の半導体記憶装置。
【請求項５】
前記半導体層及び前記メモリ層は、突出部を含み、
前記突出部は、前記第１方向に隣接する二つの第１導電層の間の前記絶縁層の側に突出する、
請求項２に記載の半導体記憶装置。
【請求項６】
前記メモリ層は、前記半導体層の側面を囲むトンネル絶縁層と、前記トンネル絶縁層の側面を囲む電荷蓄積層と、前記電荷蓄積層の側面を囲むブロック絶縁層とを含み、
前記二つの第１導電層の間の前記絶縁層と突出部との間の前記電荷蓄積層の寸法は、前記第１導電層と前記絶縁層との間の前記電荷蓄積層の寸法よりも小さい、
請求項５に記載の半導体記憶装置。
【請求項７】
前記突出部は、前記尖部に隣接する、
請求項５に記載の半導体記憶装置。
【請求項８】
前記ソース線層の前記一部の前記下面は平坦であり、
前記コア絶縁層の前記上面は平坦である、
請求項５に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
複数の導電層と複数の絶縁層とが積層された積層体と、この積層体内を貫く柱状体とを含む半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－００１５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態が解決しようとする課題は、電気特性の向上を図れる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、前記積層体内に設けられ、前記第１方向に延伸する柱状体と、前記柱状体に接続され、金属材料を含むソース線層とを含む。前記複数の導電層は、前記第１方向に配置され、複数の選択トランジスタの複数のゲート電極を構成する複数の第１導電層を含む。前記柱状体は、コア絶縁層と、前記コア絶縁層の側面を囲む半導体層と、前記半導体層の側面を囲むメモリ層とを含む。前記ソース線層の一部は、前記積層体内に設けられ、前記半導体層側に鋭角に尖った尖部を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置及びメモリコントローラを示すブロック図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。
第１実施形態に係る半導体記憶装置の一部を示す断面図。
第１実施形態に係る半導体記憶装置の一部を示す平面図。
第１実施形態に係る半導体記憶装置の柱状体を示す断面図。
図３の破線で囲まれた部分を拡大した断面図。
比較例を示す断面図。
第１実施形態に係る半導体記憶装置のオン電流特性を示す図。
コアリセス量及びレンズ高さを説明するための断面図。
第１実施形態に係る半導体記憶装置のオフ電流特性を示す図。
第１実施形態に係る半導体記憶装置の閾値電圧特性を示す図。
第１実施形態に係る半導体記憶装置のＳファクタ特性を示す図。
第１実施形態に係るソース線層及びコア絶縁層の製造方法を説明するための断面図。
第１実施形態の変形例を示す断面図。
第２実施形態に係る半導体記憶装置の一部を示す断面図。
第２実施形態に係る半導体記憶装置の製造方法を説明するための断面図。
第２実施形態に係る半導体記憶装置のオン電流特性を示す図。
リセス量を説明するための断面図。
第２実施形態に係る半導体記憶装置のオフ電流特性を示す図。
第２実施形態に係る半導体記憶装置の閾値電圧特性を示す図。
第２実施形態に係る半導体記憶装置のＳファクタ特性を示す図。
第２実施形態の変形例を示す断面図。
第３実施形態の半導体記憶装置の一部を示す断面図。
第１実施形態に係る半導体記憶装置及び第３実施形態に係る半導体記憶装置のオン電流特性を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態の半導体記憶装置について説明する。
【０００８】
以下の説明では、同一又は類似の機能を有する構成に同一の符号を付し、それら構成の重複する説明は省略する場合がある。本開示において、「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本開示において、「ｘｘがｙｙ上（下）に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。また、本開示において、「ｘｘがｙｙ上（下）に設けられる」とは、便宜上の表現であり、重力方向を規定するものではない。本開示において、「平行」及び「直交」とは、それぞれ「略平行」及び「略直交」の場合も含む。
【０００９】
次に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板（図５の基板５０）の表面と略平行な方向である。Ｘ方向とＹ方向は互いに交差する（例えば、直交する）。Ｚ方向は、Ｘ方向及びＹ方向と交差し（例えば、直交し）、基板から離れる方向である。これらの表現は、便宜上のものであり、重力方向を規定するものではない。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１及びそれを制御するメモリコントローラ２を示すブロック図である。
（【００１１】以降は省略されています）

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