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公開番号2024136380
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047477
出願日2023-03-24
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 99/00 20230101AFI20240927BHJP()
要約【課題】制御チップに設けられた回路とメモリチップに設けられたパッド部との間を電気的に低抵抗で接続することが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、メモリ動作を行う第1のチップ100と、第1のチップのメモリ動作を制御する第2のチップ200とを備える。第1のチップは、複数の導電層111を含む積層体110と、複数のピラー構造120と、それぞれが、積層体内を第1の方向及び第2の方向に延伸し且つ導電材料で形成された第1の導電部分131を含む複数の区画構造130と、ボンディングに用いられるパッド部160と、パッド部と第2のチップに含まれる回路とを電気的に接続する接続構造170であって、第1の方向並びに第2の方向及び第3の方向の一方に延伸し且つ前記導電材料で形成された第2の導電部分171を含む第1の壁状部分170yを含む接続構造と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１の主面及び第２の主面を有し、メモリ動作を行う第１のチップと、
前記第１のチップの前記第１の主面に貼り合わせられ、前記第１のチップのメモリ動作を制御する第２のチップと、
を備える半導体記憶装置であって、
前記第１のチップは、
第１の方向に互いに離間して積層された複数の導電層を含む積層体と、
それぞれが、前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが、前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し且つ導電材料で形成された第１の導電部分を含み、前記複数のピラー構造を前記第１の方向及び前記第２の方向と交差する第３の方向で複数のブロックに区画する複数の区画構造と、
前記第２の主面側に設けられ、ボンディングに用いられるパッド部と、
前記パッド部と前記第２のチップに含まれる回路とを電気的に接続する接続構造であって、前記第１の方向並びに前記第２の方向及び前記第３の方向の一方に延伸し且つ前記導電材料で形成された第２の導電部分を含む第１の壁状部分を含む接続構造と、
を備える
ことを特徴とする半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記接続構造は、前記第１の方向並びに前記第２の方向及び前記第３の方向の他方に延伸し且つ前記導電材料で形成された第３の導電部分を含む第２の壁状部分をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の壁状部分と前記第２の壁状部分とは互いに離間して設けられている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の壁状部分と前記第２の壁状部分とは連続的に設けられている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記複数の区画構造のそれぞれは、絶縁材料で形成され且つ前記第１の導電部分の側面に沿って設けられた第１の絶縁部分をさらに含み、
前記第１の壁状部分は、前記絶縁材料で形成され且つ前記第２の導電部分の側面に沿って設けられた第２の絶縁部分をさらに含む
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１のチップは、前記第２の主面側に設けられ且つ開口を有する絶縁層をさらに備え、
前記パッド部は、前記開口の底部の位置に対応して設けられている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１のチップは、前記パッド部から前記第２の主面に平行な方向に延伸する延伸部をさらに含み、
前記接続構造は、前記延伸部に物理的に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記接続構造は、前記パッド部に物理的に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第１の方向から見て、前記接続構造は前記パッド部の外周に沿って設けられている
ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１のチップは、前記第１の方向から見て前記積層体が設けられた領域とは異なる位置に設けられた接続領域をさらに含み、
前記接続構造は、前記接続領域の絶縁領域内を延伸している
ことを特徴とする請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリ動作を行うメモリチップと、メモリチップのメモリ動作を制御する制御チップとが貼り合わされた構造を有する半導体記憶装置が提案されている。このような貼り合わせチップで形成された半導体記憶装置では、制御チップに設けられた回路がメモリチップに設けられたパッド部を介して外部と電気的に接続される構造を含んでいる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１４８０７１号公報
特開２０２０－１４１１００号公報
特開２０２２－０５０９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
制御チップに設けられた回路とメモリチップに設けられたパッド部との間を電気的に低抵抗で接続することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１の主面及び第２の主面を有し、メモリ動作を行う第１のチップと、前記第１のチップの前記第１の主面に貼り合わせられ、前記第１のチップのメモリ動作を制御する第２のチップと、を備える半導体記憶装置であって、前記第１のチップは、第１の方向に互いに離間して積層された複数の導電層を含む積層体と、それぞれが、前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、それぞれが、前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し且つ導電材料で形成された第１の導電部分を含み、前記複数のピラー構造を前記第１の方向及び前記第２の方向と交差する第３の方向で複数のブロックに区画する複数の区画構造と、前記第２の主面側に設けられ、ボンディングに用いられるパッド部と、前記パッド部と前記第２のチップに含まれる回路とを電気的に接続する接続構造であって、前記第１の方向並びに前記第２の方向及び前記第３の方向の一方に延伸し且つ前記導電材料で形成された第２の導電部分を含む第１の壁状部分を含む接続構造と、を備える。
【図面の簡単な説明】
【０００６】
第１の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置に含まれるメモリチップの構成を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置に含まれるピラー構造の構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置に含まれるピラー構造の構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置に含まれる接続構造の構成を模式的に示した平面パターン図である。
第２の実施形態に係る半導体記憶装置の構成を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置に含まれるメモリチップの構成を模式的に示した平面パターン図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る３次元構造を有するＮＡＮＤ型の不揮発性半導体記憶装置の構成を模式的に示した断面図である。図２は、図１に示した半導体記憶装置に含まれるメモリチップ１００の構成を模式的に示した平面パターン図であり、図１に示した領域に対応する領域の平面パターン図である。
【０００９】
なお、図１等に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。
【００１０】
本実施形態に係る半導体記憶装置は、メモリ動作を行うメモリチップ（第１のチップ）１００と、メモリチップ１００のメモリ動作を制御する制御チップ（第２のチップ）２００とを含んでいる。メモリチップ１００の第１の主面と制御チップ２００の第１の主面とが互いに貼り合わせられ、１つの半導体チップが形成されている。
（【００１１】以降は省略されています）

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