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公開番号2024131368
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041586
出願日2023-03-16
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 63/10 20230101AFI20240920BHJP()
要約【課題】一つの実施形態は、柔軟に設計できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、積層体と柱状構造体とを有する半導体記憶装置が提供される。積層体は、複数の導電層が互いに離間して積層される。柱状構造体は、積層体内を積層方向に延びる。柱状構造体は、抵抗変化膜と半導体膜と絶縁膜と抵抗膜とを有する。抵抗変化膜は、積層体内を積層方向に延びる。半導体膜は、抵抗変化膜と導電層との間で積層方向に延びる。絶縁膜は、半導体膜と導電層との間で積層方向に延びる。抵抗膜は、抵抗変化膜と半導体膜との間で積層方向に延びる。複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数のメモリセルのそれぞれにおいて、抵抗膜は、抵抗変化膜より厚い。
【選択図】図5
特許請求の範囲【請求項１】
複数の導電層が絶縁層を介して積層された積層体と、
前記積層体内を積層方向に延びる柱状構造体と、
を備え、
前記柱状構造体は、
前記積層体内を前記積層方向に延びる抵抗変化膜と、
前記抵抗変化膜と前記導電層との間で前記積層方向に延びる半導体膜と、
前記半導体膜と前記導電層との間で前記積層方向に延びる絶縁膜と、
前記抵抗変化膜と前記半導体膜との間で前記積層方向に延びる抵抗膜と、
を有し、
前記複数の導電層と前記抵抗変化膜及び前記半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、前記複数のメモリセルのそれぞれにおいて、前記抵抗膜は、前記抵抗変化膜より厚い
半導体記憶装置。
続きを表示（約 670 文字）【請求項２】
前記抵抗変化膜は、相変化材料で形成され、
前記抵抗膜は、高抵抗材料で形成される
請求項１に記載の半導体記憶装置。
【請求項３】
前記抵抗膜は、相変化しない
請求項２に記載の半導体記憶装置。
【請求項４】
前記抵抗膜は、Ｇｅ原子を含む
請求項２に記載の半導体記憶装置。
【請求項５】
前記抵抗膜は、Ｐ、Ａｓ、Ｓｂ、Ｂｉを含む群から選択される１以上の元素を不純物としてさらに含む
請求項４に記載の半導体記憶装置。
【請求項６】
前記抵抗膜の電気伝導率は、４Ｓ／ｃｍ以上４０Ｓ／ｃｍ以下である
請求項１に記載の半導体記憶装置。
【請求項７】
前記複数の導電層と前記半導体膜とが交差する複数の位置に複数のメモリセルが形成され、
前記複数のメモリセルのうち選択メモリセルに対応する導電層に印加される電圧は、非選択メモリセルに対応する導電層に印加される電圧より低い
請求項１に記載の半導体記憶装置。
【請求項８】
前記半導体膜は、
前記導電層に対応する第１の部分と、
前記第１の部分に対して前記積層方向に隣接する第２の部分と、
を有し、
前記第１の部分の厚さは、前記第２の部分の厚さより薄い
請求項１に記載の半導体記憶装置。
【請求項９】
前記抵抗膜の厚さは、１０ｎｍ以上である
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
複数の導電層が互いに離間して積層された積層体内を抵抗変化膜及び半導体膜が積層方向に延びる半導体記憶装置では、複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。半導体記憶装置では、柔軟に設計できることが望まれる。
【先行技術文献】
【非特許文献】
【０００３】
Ｖ．Ｓｏｕｓａ，Ｇ．Ｎａｖａｒｒｏｎ．Ｃａｓｔｅｌｌａｎｉ，Ｍ．Ｃｏｕe，Ｏ．Ｃｕｅｔｏ，Ｃ．Ｓａｂｂｉｏｎｅ，Ｐ．Ｎｏe１，Ｌ．Ｐｅｒｎｉｏｌａ，Ｓ．Ｂｌｏｎｋｏｗｓｋｉ，Ｐ．Ｚｕｌｉａｎｉ，Ｒ．Ａｎｎｕｎｚｉａｔａ “ＯｐｅｒａｔｉｏｎＦｕｎｄａｍｅｎｔａｌｓｉｎ１２ＭｂＰｈａｓｅＣｈａｎｇｅＭｅｍｏｒｙＢａｓｅｄｏｎＩｎｎｏｖａｔｉｖｅＧｅ－ｒｉｃｈＧＳＴＭａｔｅｒｉａｌｓＦｅａｔｕｒｉｎｇＨｉｇｈＲｅｌｉａｂｉｌｉｔｙＰｅｒｆｏｒｍａｎｃｅ”，２０１５ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐ．Ｔ９８－Ｔ９９
Ｈｕａｉ－ＹｕＣｈｅｎｇ，ＳｉｍｏｎｅＲａｏｕｘａｎｄＹｉ－ＣｈｏｕＣｈｅｎ， “Ｔｈｅｉｍｐａｃｔｏｆｆｉｌｍｔｈｉｃｋｎｅｓｓａｎｄｍｅｌｔ－ｑｕｅｎｃｈｅｄｐｈａｓｅｏｎｔｈｅｐｈａｓｅｔｒａｎｓｉｔｉｏｎｃｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＧｅ２Ｓｂ２Ｔｅ５”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１０７，０７４３０８（２０１０），ｐ．０７４３０８－１ｔｏ０７４３０８－９
鳩山道夫， “第１編電子工業材料，半導体材料”，材料試験」第６巻第４１号，ｐ．６０－６９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、柔軟に設計できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、積層体と柱状構造体とを有する半導体記憶装置が提供される。積層体は、複数の導電層が互いに離間して積層される。柱状構造体は、積層体内を積層方向に延びる。柱状構造体は、抵抗変化膜と半導体膜と絶縁膜と抵抗膜とを有する。抵抗変化膜は、積層体内を積層方向に延びる。半導体膜は、抵抗変化膜と導電層との間で積層方向に延びる。絶縁膜は、半導体膜と導電層との間で積層方向に延びる。抵抗膜は、抵抗変化膜と半導体膜との間で積層方向に延びる。複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数のメモリセルのそれぞれにおいて、抵抗膜は、抵抗変化膜より厚い。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置の概略構成を示す図。
実施形態におけるストリングの構成を示す回路図。
実施形態におけるメモリセルアレイの構成を示す斜視図。
実施形態におけるメモリセルアレイの構成を示す断面図。
実施形態におけるメモリセルの構成を示す断面図、平面図、及び回路図。
実施形態におけるメモリセルの電流経路を示す図。
実施形態の第１の変形例における抵抗膜の特性を示す図。
実施形態の第２の変形例におけるライト時の選択メモリセル付近の電流密度分布を示す図。
実施形態の第２の変形例におけるライト時の選択メモリセル付近の温度分布を示す図。
実施形態の第３の変形例におけるライト時の抵抗変化膜の温度分布を示す図。
実施形態の第４の変形例におけるライト時のストリングＳＴＲ内の抵抗分圧を示す図。
実施形態の第５の変形例におけるリード時のメモリセルのセット・リセット状態間の電流変化を示す図。
実施形態の第５の変形例におけるリード時のメモリセルのセット・リセット状態の電流経路を示す図。
メモリセルアレイの構成を示す断面図。
ストリング内の抵抗分圧を示す図。
メモリセルの動作抵抗条件を示す図。
抵抗変化膜の特性を示す図。
抵抗膜が抵抗変化膜より薄い場合におけるメモリセルの電流経路を示す図。
ライト時の抵抗変化膜の温度分布を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体内を抵抗変化膜及び半導体膜が積層方向に延び、複数の導電層と抵抗変化膜及び半導体膜とが交差する複数の交差位置に複数のメモリセルが形成されるが、柔軟に設計できるようにするための工夫が施される。
【０００９】
半導体記憶装置は、半導体メモリとも呼ばれる。半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等のＦｌａｓｈＥＥＰＲＯＭ等が市場に出まわっている。
【００１０】
ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（ＦｌａｓｈＥＥＰＲＯＭより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。
（【００１１】以降は省略されています）

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