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公開番号2024134104
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023044215
出願日2023-03-20
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 12/00 20230101AFI20240926BHJP()
要約【課題】信頼性を向上する。
【解決手段】実施形態によれば、メモリデバイスは、第1乃至第4サブアレイ111を含むメモリセルアレイ110と、第1サブアレイ及び第2サブアレイに接続された第1ビット線BL0と、第1ビット線と第1方向に並んで配置され、第3サブアレイ及び第4サブアレイに接続された第2ビット線￣BL0と、第2方向において、第1ビット線と異なる位置に配置され、少なくとも第2サブアレイ及び第3サブアレイに接続された第3ビット線BL2と、第3ビット線と第1方向に並んで配置され、第4サブアレイに接続された第4ビット線￣BL2と、第1ビット線及び第2ビット線に電気的に接続される第1回路SA0と、第3ビット線及び第4ビット線に電気的に接続される第2回路SA2とを含む。
【選択図】図2
特許請求の範囲【請求項１】
複数の第１メモリセルを含む第１サブアレイ、複数の第２メモリセルを含む第２サブアレイ、複数の第３メモリセルを含む第３サブアレイ、及び複数の第４メモリセルを含む第４サブアレイを含むメモリセルアレイと、
前記第１サブアレイ及び前記第２サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第２ビット線と、
前記第１方向と交差する第２方向において、前記第１ビット線と異なる位置に配置され、少なくとも前記第２サブアレイ及び前記第３サブアレイに接続された第３ビット線と、
前記第３ビット線と前記第１方向に並んで配置され、前記第４サブアレイに接続された第４ビット線と、
前記第１ビット線及び前記第２ビット線に電気的に接続される第１回路と、
前記第３ビット線及び前記第４ビット線に電気的に接続される第２回路と
を備えるメモリデバイス。
続きを表示（約 2,100 文字）【請求項２】
前記第１回路は、前記第１方向において、前記第２サブアレイと前記第３サブアレイとの間に配置され、
前記第２回路は、前記第１方向において、前記第３サブアレイと前記第４サブアレイとの間に配置される、
請求項１に記載のメモリデバイス。
【請求項３】
前記メモリセルアレイを含む第１チップと、
前記第１チップと貼り合わされ、前記第１回路及び前記第２回路を含む第２チップと
を更に備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項４】
前記第２サブアレイと、前記第１回路と、前記第３サブアレイと、前記第２回路と、前記第４サブアレイとは、基板上に前記第１方向に並んで配置され、
前記第１ビット線と前記第１回路とを接続する第３電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第４電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項５】
前記第１回路及び前記第２回路は、基板上に設けられ、
前記第１サブアレイ、前記第２サブアレイ、前記第３サブアレイ、及び前記第４サブアレイは、前記第１方向及び前記第２方向と交差し前記基板に垂直な第３方向において、前記第１回路及び前記第２回路の上方に設けられ
前記第１ビット線と前記第１回路とを接続する第５電流経路の長さは、前記第２ビット線と前記第１回路とを接続する第６電流経路の長さと等しい、
請求項２に記載のメモリデバイス。
【請求項６】
前記第１サブアレイ及び前記第２サブアレイに接続され、前記第２方向において、前記第１ビット線と異なる位置に配置された第５ビット線と、
前記第５ビット線と前記第１方向に並んで配置され、前記第３サブアレイ及び前記第４サブアレイに接続された第６ビット線と、
前記第１方向において、前記第２サブアレイと前記第３サブアレイとの間に配置され、前記第５ビット線及び前記第６ビット線に電気的に接続される第３回路と、
を更に備え、
前記第５ビット線は、前記第２方向に延伸する第１配線と、前記貼合面に設けられ、前記第２方向において前記第５ビット線と異なる位置に配置された第３パッドとを介して前記第３回路に電気的に接続され、
前記第６ビット線は、前記第２方向に延伸する第２配線と、前記貼合面に設けられ、前記第２方向において前記第６ビット線と異なる位置に配置された第４パッドとを介して前記第３回路に電気的に接続される、
請求項３に記載のメモリデバイス。
【請求項７】
前記第３ビット線は、前記貼合面に設けられた第３パッドを介して前記第２回路に電気的に接続され、
前記第４ビット線は、前記貼合面に設けられた第４パッドを介して前記第２回路に電気的に接続され、
前記第１パッドと、前記第２パッドと、前記第１回路と、前記第２回路と、前記第３パッドと、前記第４パッドとは、前記第１方向に並んで配置される、
請求項３に記載のメモリデバイス。
【請求項８】
複数の第１メモリセルを含む第１サブアレイ及び複数の第２メモリセルを含む第２サブアレイを含むメモリセルアレイと、
前記第１サブアレイに接続され、第１方向に延伸する第１ビット線と、
前記第１ビット線と第１方向に並んで配置され、前記第２サブアレイに接続された第２ビット線と、
を含む第１チップと、
前記第１ビット線及び前記第２ビット線が電気的に接続される第１回路を含む第２チップと
を備え、
前記第１ビット線は、前記第１チップと前記第２チップとの貼合面に設けられた第１パッドを介して前記第１回路に電気的に接続され、
前記第２ビット線は、前記貼合面に設けられた第２パッドを介して前記第１回路に電気的に接続され、
前記第１回路は、前記第１方向において、前記第１パッドと前記第２パッドとの間に配置される、
メモリデバイス。
【請求項９】
前記第１パッドと前記第１回路とを接続する第１電流経路の長さは、前記第２パッドと前記第１回路とを接続する第２電流経路の長さと等しい、
請求項８に記載のメモリデバイス。
【請求項１０】
前記第１パッド、前記第１回路、及び前記第２パッドは、前記第１サブアレイの上方において、前記第１方向に並んで配置される、
請求項８に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
メモリデバイスとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタとを含む。また、ＤＲＡＭのメモリセルに縦型トランジスタを用いたメモリデバイスが知られている。縦型トランジスタは、チャネルとして、半導体基板の主面に対して交差する方向に延びる半導体ピラーを備える。そして、縦型トランジスタでは、半導体ピラーの周囲を覆うゲート電極が、基板主面に沿う方向に延びる配線にて形成される。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１２８２５６８号明細書
米国特許第１１０２４３８５号明細書
米国特許出願公開第２０２２／００２０７３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、信頼性を向上できるメモリデバイスを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリデバイスは、複数の第１メモリセルを含む第１サブアレイ、複数の第２メモリセルを含む第２サブアレイ、複数の第３メモリセルを含む第３サブアレイ、及び複数の第４メモリセルを含む第４サブアレイを含むメモリセルアレイと、第１サブアレイ及び第２サブアレイに接続され、第１方向に延伸する第１ビット線と、第１ビット線と第１方向に並んで配置され、第３サブアレイ及び第４サブアレイに接続された第２ビット線と、第１方向と交差する第２方向において、第１ビット線と異なる位置に配置され、少なくとも第２サブアレイ及び第３サブアレイに接続された第３ビット線と、第３ビット線と第１方向に並んで配置され、第４サブアレイに接続された第４ビット線と、第１ビット線及び第２ビット線に電気的に接続される第１回路と、第３ビット線及び第４ビット線に電気的に接続される第２回路とを含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスのチップの構成の一例を示す断面図。
第１実施形態に係るメモリデバイスの備えるメモリセルアレイの回路図。
第１実施形態に係るメモリデバイスの備えるメモリセルの構造の一例を示す斜視図。
第１実施形態に係るメモリデバイスの備えるメモリセルアレイとセンス回路との接続の一例を示す概略図。
第１実施形態に係るメモリデバイスの備えるセンス回路の回路図。
第１実施形態に係るメモリデバイスの備えるメモリセルアレイにおけるビット線のレイアウトを示す図。
図７の領域ＥＶ１の拡大図。
図８のＡ１－Ａ２線に沿ったメモリデバイスの断面図。
第１実施形態の第１変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す斜視図。
第１実施形態の第１変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す斜視図。
第１実施形態の第２変形例に係るメモリデバイスの備えるサブアレイ及びセンスアンプの配置の一例を示す断面図。
第１実施形態の第２変形例に係るメモリデバイスの断面図。
第２実施形態の第１例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
第２実施形態の第１例に係るメモリデバイスの備えるビット線及びパッドを示す斜視図。
第２実施形態の第２例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
第２実施形態の第２例に係るメモリデバイスの断面図。
第２実施形態の第３例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
第３実施形態に係るメモリデバイスのチップの構成の一例を示す断面図。
第３実施形態に係るメモリデバイスの備えるメモリセルアレイにおけるビット線のレイアウトを示す図。
図２２の領域ＥＶ２の拡大図。
第４実施形態の第１例に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
第４実施形態の第２例に係るメモリデバイスの備えるパッド及びビット線のレイアウトを示す図。
第４実施形態の第３例に係るメモリデバイスの備えるパッド及びビット線のレイアウトを示す図。
第５実施形態に係るメモリデバイスの備えるメモリセルアレイとセンス回路との接続の一例を示す概略図。
第５実施形態に係るメモリデバイスにおける半導体基板側から見たセンス回路、パッド、及びビット線のレイアウトを示す図。
第５実施形態に係るメモリデバイスの備えるビット線とセンス回路との接続を示す概念図。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【０００９】
１．第１実施形態
まず、第１実施形態に係るメモリデバイスについて説明する。
【００１０】
１．１半導体記憶装置の全体構成
まず、図１を参照して、メモリデバイス１００の全体構成の一例について説明する。図１は、メモリデバイス１００の全体構成の一例を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。以下では、メモリデバイス１００が、ＤＲＡＭ（Dynamic Random Access Memory）である場合について説明する。
（【００１１】以降は省略されています）

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