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公開番号2024130073
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023039579
出願日2023-03-14
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/50 20230101AFI20240920BHJP()
要約【課題】ダミーピラーと他の構成との干渉による電気特性への影響を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の第2のピラーHRfは、積層体LMの下層側を積層方向に延びる第1の絶縁層57の単体である第1のサブピラーLHRgと、第1のサブピラーLHRgに対応して、積層体LMの上層側の高さ位置に配置される第2のサブピラーUHRmと、をそれぞれ含み、第2のサブピラーUHRmは、積層体LMの上層側の高さ位置を積層方向に延びる半導体層CNdと、半導体層CNdの側壁を覆う第2の絶縁層TNdと、第2の絶縁層TNdの側壁を覆う第3の絶縁層BKdと、第2及び第3の絶縁層TNd,BKdとは異種の材料を含み、第2及び第3の絶縁層TNd,BKdの間に介在される第4の絶縁層CTdと、を含む。
【選択図】図3
特許請求の範囲【請求項１】
複数の導電層が互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記階段部から外れた前記積層体内を、前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
前記階段部の前記積層体内を前記積層方向に延びる複数の第２のピラーと、を備え、
前記複数の第２のピラーは、
前記積層体の下層側を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、
前記第１のサブピラーに対応して、前記積層体の上層側の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、
前記第２のサブピラーは、
前記積層体の上層側の高さ位置を前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う第２の絶縁層と、
前記第２の絶縁層の側壁を覆う第３の絶縁層と、
前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含む、
半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記複数の導電層のうち上層側の導電層が階段状に加工された部分と前記積層方向に重なる位置で、前記階段部の前記積層体内を前記積層方向に延びる複数の第３のピラーを更に備え、
前記複数の第３のピラーは、
前記積層体の上層側から下層側に亘って前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、をそれぞれ含む、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の導電層のうち下層側の導電層が階段状に加工された部分と前記積層方向に重なる位置で、前記階段部の前記積層体内を前記積層方向に延びる複数の第４のピラーを更に備え、
前記複数の第４のピラーのそれぞれは、
前記積層体の上層側の底面と対応する位置に上端部を有する前記第１の絶縁層の単体であり、
前記複数の第２のピラーは、
前記複数の第３のピラーと前記複数の第４のピラーとの間に配置されている、
請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第２のピラーは、
前記複数の導電層のうち下層側の導電層が階段状に加工された部分と前記積層方向に重なる領域に分散して配置されている、
請求項２に記載の半導体記憶装置。
【請求項５】
複数の第１の導電層が互いに離間して積層され、前記複数の第１の導電層が階段状に加工された第１の階段部を有する第１の積層体と、
前記第１の積層体の上方に配置され、複数の第２の導電層が互いに離間して積層され、前記第１の階段部に連続して前記複数の第２の導電層が階段状に加工された第２の階段部を有する第２の積層体と、
前記第１及び第２の階段部から外れた前記第１及び第２の積層体内を、前記第１及び第２の積層体の積層方向に延び、前記複数の第１及び第２導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
前記第１の階段部と前記積層方向に重なる位置を前記積層方向に延びる複数の第２のピラーと、
前記第２の階段部と前記積層方向に重なる位置を前記積層方向に延びる複数の第３のピラーと、を備え、
前記複数の第２のピラーは、
前記第１の積層体内を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、
前記第１のサブピラーに対応して、前記第２の積層体の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、
前記第２のサブピラーは、
前記第２の積層体の高さ位置を前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う第２の絶縁層と、
前記第２の絶縁層の側壁を覆う第３の絶縁層と、
前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含み、
前記複数の第３のピラーは、
前記第１及び第２の積層体内を前記積層方向に延びる前記半導体層と、
前記半導体層の側壁を覆う前記第２の絶縁層と、
前記第２の絶縁層の側壁を覆う前記第３の絶縁層と、
前記第２及び第３の絶縁層の間に介在される前記第４の絶縁層と、をそれぞれ含む、
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層と複数の絶縁層とが交互に積層された積層体を貫通する複数のメモリピラーを配置する。また、メモリピラーが配置されない領域での積層体の積層方向への沈み込みを抑制するため、ダミーピラーが配置されることがある。しかしながら、このとき、ダミーピラーと他の構成とが干渉し、半導体記憶装置の電気特性に影響を及ぼしてしまう場合がある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１７／０２７８８６０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、ダミーピラーと他の構成との干渉による電気特性への影響を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記階段部から外れた前記積層体内を、前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、前記階段部の前記積層体内を前記積層方向に延びる複数の第２のピラーと、を備え、前記複数の第２のピラーは、前記積層体の下層側を前記積層方向に延びる第１の絶縁層の単体である第１のサブピラーと、前記第１のサブピラーに対応して、前記積層体の上層側の高さ位置に配置される第２のサブピラーと、をそれぞれ含み、前記第２のサブピラーは、前記積層体の上層側の高さ位置を前記積層方向に延びる半導体層と、前記半導体層の側壁を覆う第２の絶縁層と、前記第２の絶縁層の側壁を覆う第３の絶縁層と、前記第２及び第３の絶縁層とは異種の材料を含み、前記第２及び第３の絶縁層の間に介在される第４の絶縁層と、を含む。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態にかかる半導体記憶装置の構成の一例を示す図。
実施形態にかかる半導体記憶装置の構成の一例を示す図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態の変形例１にかかる半導体記憶装置の構成の一例を示す図。
実施形態の変形例２にかかる半導体記憶装置の構成の一例を示す図。
実施形態の変形例３にかかる半導体記憶装置の構成の一例を示す図。
実施形態の変形例３にかかる半導体記憶装置の製造方法の手順の一部を例示するＸ方向に沿う断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【０００９】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。なお、図１の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の上方側とする。
【００１０】
電極膜ＥＬ上には、絶縁層１５０を介してソース線ＳＬが配置されている。絶縁層１５０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。図示はしないが、電極膜ＥＬと同層には、外部から半導体記憶装置１に電源や信号を供給するための電極パッドが設けられている。
（【００１１】以降は省略されています）

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