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公開番号2024135910
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046814
出願日2023-03-23
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 12/00 20230101AFI20240927BHJP()
要約【課題】メモリデバイスの製造コストを抑制する。
【解決手段】実施形態のメモリデバイスは、複数のメモリセルと、第1～第4の配線と、複数の第1トランジスタとを含む。複数のメモリセルは、各々が第2方向に並んだ複数の第1メモリセルを含む複数のメモリユニットに分類される。各第1の配線は、複数のメモリユニットのいずれかの複数の第1メモリセルに接続される。複数の第1トランジスタは、複数の第1の配線にそれぞれ接続される。第2の配線は、同じレイヤの複数の第1トランジスタをそれぞれ介して、同じレイヤの複数の第1の配線のそれぞれに接続される。複数の第3の配線の各々は、第1方向に延伸して設けられる。複数の第3の配線は、複数のメモリセルにそれぞれ接続される。各第4の配線は、第1方向に延伸して設けられる。複数の第4の配線は、複数の第1トランジスタのゲートにそれぞれ接続される。
【選択図】図3
特許請求の範囲【請求項１】
第１方向に並んだ複数のレイヤ毎に設けられ、各々が前記第１方向と交差する第２方向に並んだ複数の第１メモリセルを含み、且つ前記第１方向と前記第２方向とのそれぞれと異なる第３方向に並んだ複数のメモリユニットに分類される複数のメモリセルと、
前記複数のレイヤ毎に設けられ、各々が同じレイヤの前記複数のメモリユニットのいずれかの前記複数の第１メモリセルに接続され、前記第３方向に並んだ複数の第１の配線と、
前記複数のレイヤ毎に設けられ、同じレイヤの前記複数の第１の配線にそれぞれ接続された複数の第１トランジスタと、
前記複数のレイヤ毎に設けられ、同じレイヤの前記複数の第１トランジスタをそれぞれ介して、同じレイヤの前記複数の第１の配線のそれぞれに接続された第２の配線と、
各々が前記第１方向に延伸して設けられ、前記複数のレイヤのそれぞれの前記複数のメモリセルにそれぞれ接続された複数の第３の配線と、
各々が前記第１方向に延伸して設けられ、前記複数のレイヤのそれぞれの前記複数の第１トランジスタのゲートにそれぞれ接続された複数の第４の配線と、を備える、
メモリデバイス。
続きを表示（約 1,300 文字）【請求項２】
前記複数のレイヤのそれぞれの前記第２の配線にそれぞれ接続された複数のセンスアンプをさらに備える、
請求項１に記載のメモリデバイス。
【請求項３】
前記複数のメモリセルの各々は、一端が同じレイヤの前記複数の第１の配線のいずれかに接続され、且つゲート端が前記複数の第３の配線のいずれかに接続された第２トランジスタと、一方電極が前記第２トランジスタの他端に接続されたキャパシタとを含む、
請求項１に記載のメモリデバイス。
【請求項４】
前記第２トランジスタは、接続された第３の配線と対向し、且つ同じレイヤの前記複数の第１の配線のうちいずれかと前記キャパシタの前記一方電極とのそれぞれに接続された第１半導体層と、前記第３の配線と前記第１半導体層との間に設けられた第１絶縁体層とを含む、
請求項３に記載されたメモリデバイス。
【請求項５】
前記複数の第１トランジスタの各々は、接続された前記第４の配線と対向し、且つ同じレイヤの前記複数の第１の配線のうちいずれかと、同じレイヤの前記第２の配線とのそれぞれに接続された第２半導体層と、前記第４の配線と前記第２半導体層との間に設けられた第２絶縁体層とを含む、
請求項４に記載のメモリデバイス。
【請求項６】
前記複数のレイヤのそれぞれの前記第２の配線にそれぞれ接続された複数のコンタクトをさらに備え、
前記複数のレイヤのそれぞれの前記第２の配線は、上層の第２の配線と重ならないテラス部分を有し、前記テラス部分に前記複数のコンタクトのうち一つが接続される、
請求項１に記載のメモリデバイス。
【請求項７】
各々が、前記複数のメモリセルと、前記複数のレイヤ毎に設けられた前記複数の第１の配線と、前記複数のレイヤ毎に設けられた前記複数の第１トランジスタと、前記複数のレイヤ毎に設けられた前記第２の配線と、前記複数の第３の配線と、前記複数の第４の配線と、を含む第１及び第２サブアレイと、
前記複数のレイヤ毎に設けられ、前記第１サブアレイ及び前記第２サブアレイのそれぞれの前記第２の配線に接続されたセンスアンプとをさらに備える、
請求項１に記載のメモリデバイス。
【請求項８】
前記センスアンプは、前記第１サブアレイの前記第２の配線と、前記第２サブアレイの前記第２の配線との一方の第２の配線を参照線として使用して、他方の第２の配線の電圧を増幅する、
請求項７に記載のメモリデバイス。
【請求項９】
前記複数のセンスアンプは、前記複数のメモリセルを挟む第１領域及び第２領域の一方に含まれた複数の第１センスアンプと、前記第１領域及び前記第２領域の他方に含まれた複数の第２センスアンプを含む、
請求項２に記載のメモリデバイス。
【請求項１０】
前記複数の第１センスアンプのそれぞれは、前記複数のレイヤのうち奇数レイヤの前記第２の配線に接続され、前記複数の第２センスアンプのそれぞれは、前記複数のレイヤのうち偶数レイヤの前記第２の配線に接続される、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
３次元に積層されたメモリセルを備えるＤＲＡＭ（Dynamic Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４７８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、複数のメモリセルと、複数の第１の配線と、複数の第１トランジスタと、第２の配線と、複数の第３の配線と、複数の第４の配線とを含む。複数の第１メモリセルは、第１方向に並んだ複数のレイヤ毎に設けられる。複数のメモリセルの各々は、第１方向と交差する第２方向に並んだ複数の第１メモリセルを含み且つ第１方向と第２方向とのそれぞれと異なる第３方向に並んだ複数のメモリユニットに分類される。複数の第１の配線は、複数のレイヤ毎に第３方向に並んで設けられる。複数の第１の配線の各々は、同じレイヤの複数のメモリユニットのいずれかの複数の第１メモリセルに接続される。複数の第１トランジスタは、複数のレイヤ毎に設けられる。複数の第１トランジスタは、同じレイヤの複数の第１の配線にそれぞれ接続される。第２の配線は、複数のレイヤ毎に設けられる。第２の配線は、同じレイヤの複数の第１トランジスタをそれぞれ介して、同じレイヤの複数の第１の配線のそれぞれに接続される。複数の第３の配線の各々は、第１方向に延伸して設けられる。複数の第３の配線は、複数のレイヤのそれぞれの複数のメモリセルにそれぞれ接続される。複数の第４の配線の各々は、第１方向に延伸して設けられる。複数の第４の配線は、複数のレイヤのそれぞれの複数の第１トランジスタのゲートにそれぞれ接続される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを備えるメモリシステムの構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるサブアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるサブアレイの各レイヤとセンス回路との接続関係の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのメモリユニットとセンス回路との接続関係の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるサブアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるサブアレイの端部領域における断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるサブアレイの端部領域における断面構造の一例を示す、図５のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるサブアレイに含まれたビット線選択トランジスタの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるサブアレイのセル領域における断面構造の一例を示す、図５のＩＸ－ＩＸ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるサブアレイに含まれたメモリセルの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるサブアレイの１つのレイヤに注目したメモリセルの選択方法の一例を示す概略図。
第１実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのメモリユニットに注目したメモリセルの選択方法の一例を示す概略図。
第１実施形態に係るメモリデバイスの読み出し動作の一例を示すタイムチャート。
第２実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図。
第２実施形態に係るメモリデバイスが備えるサブアレイの各レイヤとセンス回路との接続関係の一例を示す回路図。
第２実施形態に係るメモリデバイスが備えるサブアレイの１つのレイヤに注目したメモリセルの選択方法の一例を示す概略図。
第３実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図。
第３実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのメモリユニットとセンス回路との接続関係の一例を示す回路図。
第３実施形態に係るメモリデバイスが備えるサブアレイの端部領域における断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのメモリユニットに注目したメモリセルの選択方法の一例を示す概略図。
第４実施形態に係るメモリデバイスの第１構成例におけるサブアレイに含まれた１つのレイヤとセンス回路との接続関係の一例を示す回路図。
第４実施形態に係るメモリデバイスの第２構成例におけるサブアレイに含まれた１つのレイヤとセンス回路との接続関係の一例を示す回路図。
第４実施形態に係るメモリデバイスの第３構成例におけるサブアレイに含まれた１つのレイヤとセンス回路との接続関係の一例を示す回路図。
第４実施形態に係るメモリデバイスの第１構成例におけるサブアレイに含まれた１つのレイヤに注目したメモリセルの選択方法の一例を示す概略図。
第５実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのレイヤとセンス回路との接続関係の一例を示す回路図。
第５実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのレイヤに注目したメモリセルの選択方法の一例を示す概略図。
第６実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図。
第６実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのレイヤとセンス回路とイコライザ回路との接続関係の一例を示す回路図。
第６実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのレイヤに注目したビット線のイコライズ処理の一例を示す概略図。
第６実施形態に係るメモリデバイスが備えるサブアレイに含まれた１つのレイヤに注目したメモリセルの読み出し方法の一例を示す概略図。
第１実施形態の変形例におけるビット線選択トランジスタの断面構造の一例を示す断面図。
第１実施形態の変形例におけるセルトランジスタの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置などによって特定されるものではない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号の後の数字又は文字は、同じ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１００は、３次元に積層されたメモリセルを備えるＤＲＡＭ（Dynamic Random Access Memory）の一種である。以下に、第１実施形態に係るメモリデバイス１００の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１００の構成について説明する。以下で参照される一部の図面では、３次元の直交座標系が使用される。Ｘ方向及びＹ方向は、互いに交差する方向である。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれと交差し、半導体基板の表面に対する鉛直方向に対応する。ＸＹ平面（断面）は、Ｘ方向とＹ方向とにより形成される平面（断面）に対応する。ＹＺ平面（断面）は、Ｙ方向とＺ方向とにより形成される平面（断面）に対応する。ＸＺ平面（断面）は、Ｘ方向とＺ方向とにより形成される平面（断面）に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、半導体基板の表（おもて）面側から離れる方向を正方向（上方）とする。
【００１０】
＜１－１－１＞メモリデバイス１００の全体構成
図１は、第１実施形態に係るメモリデバイス１００を備えるメモリシステム１の構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、例えば、メモリデバイス１００及びメモリコントローラ２００を備える。メモリデバイス１００は、メモリコントローラ２００に接続され、メモリコントローラ２００の命令に基づいてデータを読み出し及び書き込み可能に構成される。
（【００１１】以降は省略されています）

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