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公開番号2024132896
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2024022609
出願日2024-02-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240920BHJP()
要約【課題】各セルチップのそれぞれのソース線のシート抵抗を均一化し易くすることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1セルチップと、第2セルチップと、を備える。第1セルチップは、第1積層体と、第1ソース線として用いられる第1導電体層と、第1導電体層に電気的に接続される第2導電体層と、複数の第1ボンディングパッドと、を備える。第2セルチップは、第2積層体と、第2ソース線として用いられる第3導電体層と、複数の第1ボンディングパッドにそれぞれ接合される複数の第2ボンディングパッドと、複数の第2ボンディングパッドを連結するように設けられるとともに、第3導電体層に電気的に接続される第4導電体層と、を備える。第2導電体層及び第4導電体層は電気的に接続されている。
【選択図】図3
特許請求の範囲【請求項１】
基板と、
前記基板の第１方向側に設けられる第１セルチップと、
前記第１セルチップと前記基板との間に設けられ、前記第１セルチップに貼合される第２セルチップと、を備え、
前記第１セルチップは、
複数の第１メモリセルトランジスタを含む第１積層体と、
前記第１積層体の前記第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、
前記第１導電体層の前記第１方向側に設けられ、前記第１導電体層に電気的に接続される第２導電体層と、
前記第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備え、
前記第２セルチップは、
複数の第２メモリセルトランジスタを含む第２積層体と、
前記第２積層体の前記第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、
前記第１セルチップと貼合される第２面に配置され、複数の前記第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、
前記第１方向と交差する第２方向に延びるように形成され、複数の前記第２ボンディングパッドを連結するように設けられるとともに、前記第３導電体層に電気的に接続される第４導電体層と、を備え、
前記第２導電体層及び前記第４導電体層は電気的に接続されている
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記第２導電体層及び前記第４導電体層は、互いに異なる導電性材料を含む
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２導電体層は、アルミニウムを含み、
前記第４導電体層は、銅をむ
請求項２に記載の半導体記憶装置。
【請求項４】
複数の前記第１ボンディングパッド及び複数の第２ボンディングパッドは、前記第１方向から見たときにハニカム状に配置されている
請求項１に記載の半導体記憶装置。
【請求項５】
前記第２セルチップは、
前記第３導電体層と前記第４導電体層との間に設けられる第５導電体層と、
前記第３導電体層と前記第５導電体層とを電気的に接続する第１コンタクトと、
前記第４導電体層と前記第５導電体層とを電気的に接続する第２コンタクトと、を更に備え、
前記第２導電体層は、前記第１導電体層と接触する接触部と、前記第１導電体層との間に絶縁層を挟んで前記第１導電体層に接合しない非接触部と、を有し、
前記第１方向から見たときに前記接触部と重なる前記第５導電体層の部分には、前記第２導電体層の前記接触部に似た形状を有する模擬形状部が形成されている
請求項１に記載の半導体記憶装置。
【請求項６】
前記第５導電体層には、
前記第２方向に延びるように形成されるとともに、前記第１方向及び前記第２方向の両方に直交する第３方向に間隔を開けて配置される複数の第１配線と、
複数の前記配線を前記第３方向に連結するように設けられ、前記第２方向に間隔を開けて配置される複数の第２配線と、が設けられ、
前記模擬形状部は、複数の前記第１配線及び複数の前記第２配線を含む
請求項５に記載の半導体記憶装置。
【請求項７】
前記第５導電体層には、複数の前記模擬形状部が前記第２方向に並べて形成されている
請求項５に記載の半導体記憶装置。
【請求項８】
前記第５導電体層は、前記模擬形状部が独立して複数配置された形状を有している
請求項５に記載の半導体記憶装置。
【請求項９】
前記第２セルチップは、前記第３導電体層と前記第４導電体層とを電気的に接続する第１コンタクトを更に備える
請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１セルチップは、
前記第１面に沿って前記第２方向に延びるように形成され、複数の前記第１ボンディングパッドを連結するように設けられる第６導電体層を更に備え、
前記第６導電体層は、前記第２導電体層及び前記第４導電体層に電気的に接続されている
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
メモリセルトランジスタが３次元状に配置されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０４８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、各セルチップのそれぞれのソース線のシート抵抗を均一化し易くすることが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、基板の第１方向側に設けられる第１セルチップと、第１セルチップと基板との間に設けられ、第１セルチップに貼合される第２セルチップと、を備える。第１セルチップは、複数の第１メモリセルトランジスタを含む第１積層体と、第１積層体の第１方向側に設けられ、第１ソース線として用いられる第１導電体層と、第１導電体層の第１方向側に設けられ、第１導電体層に電気的に接続される第２導電体層と、第２セルチップと貼合される第１面に設けられる複数の第１ボンディングパッドと、を備える。第２セルチップは、複数の第２メモリセルトランジスタを含む第２積層体と、第２積層体の第１方向側に設けられ、第２ソース線として用いられる第３導電体層と、第１セルチップと貼合される第２面に配置され、複数の第１ボンディングパッドにそれぞれ接合される複数の第２ボンディングパッドと、第１方向と交差する第２方向に延びるように形成され、複数の第２ボンディングパッドを連結するように設けられるとともに、第３導電体層に電気的に接続される第４導電体層と、を備える。第２導電体層及び第４導電体層は電気的に接続されている。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの概略構成を示すブロック図。
第１実施形態の半導体記憶装置の等価回路を示す回路図。
第１実施形態の半導体記憶装置の断面構造を示す断面図。
第１実施形態の上部セルチップの導電体層の平面構造を示す平面図。
図４のＶ－Ｖ線に沿った断面構造を示す断面図。
第１実施形態の下部セルチップの導電体層の平面構造を示す平面図。
第１実施形態の下部セルチップの導電体層の平面構造を示す平面図。
第１実施形態の下部セルチップの平面構造を示す平面図。
図８のＩＸ－ＩＸ線に沿った断面構造を示す断面図。
第１実施形態の下部セルチップの拡大平面構造を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
第１実施形態の半導体記憶装置の製造工程の一部を示す断面図。
比較例の半導体記憶装置の断面構造を示す断面図。
第１実施形態の第１変形例の半導体記憶装置における下部セルチップの導電体層周辺の平面構造を示す平面図。
図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面構造を示す断面図。
第１実施形態の第２変形例の下部セルチップの平面構造を示す平面図。
第２実施形態の下部セルチップの平面構造を示す平面図。
第２実施形態の下部セルチップの拡大平面構造を示す平面図。
図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿った断面構造を示す断面図。
第２実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
第３実施形態の下部セルチップの平面構造を示す平面図。
第３実施形態の下部セルチップの拡大平面構造を示す平面図。
第３実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
第４実施形態の半導体記憶装置の断面構造を示す断面図。
第４実施形態の下部セルチップの平面構造を示す平面図。
第４実施形態の下部セルチップの拡大平面構造を示す平面図。
第４実施形態の変形例の下部セルチップの導電体層周辺の平面構造を示す平面図。
第５実施形態の半導体記憶装置の断面構造を示す断面図。
第６実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【０００８】
１．１半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置１の構成の一例を示すブロック図である。半導体記憶装置１は、外部のメモリコントローラ２により制御される。半導体記憶装置１とメモリコントローラ２との組み合わせは、メモリシステム３を構成し得る。メモリシステム３は、例えばＳＤＴＭカードのようなメモリカード、又はＳＳＤ（Solid State Drive）等である。
【０００９】
半導体記憶装置１とメモリコントローラ２との間の通信は例えばＮＡＮＤインタフェース規格をサポートしている。半導体記憶装置１とメモリコントローラ２との間の通信では、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００１０】
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等を含み得る。以下、書込みデータ及び読出しデータのいずれにも参照符号ＤＡＴを付して説明を行う。半導体記憶装置１は、入出力信号Ｉ／Ｏを介してメモリコントローラ２からコマンドＣＭＤ、アドレス情報ＡＤＤ、及び書込みデータＤＡＴを受信する。
（【００１１】以降は省略されています）

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