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公開番号2024135723
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046553
出願日2023-03-23
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20240927BHJP()
要約【課題】一つの実施形態は、動作の信頼性を向上できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、第1の導電膜と積層体と半導体膜と絶縁膜と第2の導電膜とを有する半導体記憶装置が提供される。積層体は、第1の導電膜に半導体層を介して積層される。積層体では、複数の導電層が絶縁層を介して積層される。半導体膜は、第1の導電膜内及び積層体内を積層方向に延びる。絶縁膜は、複数の導電層及び半導体膜の間で積層方向に延びる。第2の導電膜は、第1の導電膜に接触する。第2の導電膜は、半導体膜の一端又は側面に接触する。第2の導電膜は、カーボンを含む。
【選択図】図4
特許請求の範囲【請求項１】
第１の導電膜と、
前記第１の導電膜に半導体層を介して積層され、複数の導電層が絶縁層を介して積層された積層体と、
前記第１の導電膜内及び前記積層体内を積層方向に延びる半導体膜と、
前記複数の導電層及び前記半導体膜の間で前記積層方向に延びる絶縁膜と、
前記第１の導電膜に接触し、前記半導体膜の一端又は側面に接触し、カーボンを含む第２の導電膜と、
を備えた半導体記憶装置。
続きを表示（約 820 文字）【請求項２】
前記第２の導電膜は、前記半導体膜の一端に接触する
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の導電膜は、前記半導体膜の側面に接触する
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の導電膜は、
前記半導体膜の一端に接触する第１の主面と、
前記第１の導電膜に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項２に記載の半導体記憶装置。
【請求項５】
前記第２の導電膜は、
前記半導体膜の側面に接触する第１の側面と、
前記第１の導電膜の端部に前記第１の側面の反対側で接触する第２の側面と、
を有する
請求項３に記載の半導体記憶装置。
【請求項６】
前記第２の導電膜は、
前記半導体膜の側面に接触する第１の側面と、
前記絶縁膜の一端に接触する第１の主面と、
前記第１の導電膜の端部に前記第１の主面の反対側で接触する第２の主面と、
を有する
請求項３に記載の半導体記憶装置。
【請求項７】
前記第１の導電膜は、不純物を含む多結晶半導体を含み、
前記第２の導電膜は、不純物及びカーボンを含む多結晶半導体を含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の導電膜は、不純物を含むポリシリコンを含み、
前記第２の導電膜は、不純物及びカーボンを含むポリシリコンを含み、
前記第２の導電膜における多結晶半導体の平均粒径は、前記第１の導電膜における多結晶半導体の平均粒径より小さい
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる半導体膜とを有する半導体記憶装置では、複数の導電層と半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１４２６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、動作の信頼性を向上できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の導電膜と積層体と半導体膜と絶縁膜と第２の導電膜とを有する半導体記憶装置が提供される。積層体は、第１の導電膜に半導体層を介して積層される。積層体では、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の導電膜内及び積層体内を積層方向に延びる。絶縁膜は、複数の導電層及び半導体膜の間で積層方向に延びる。第２の導電膜は、第１の導電膜に接触する。第２の導電膜は、半導体膜の一端又は側面に接触する。第２の導電膜は、カーボンを含む。
【図面の簡単な説明】
【０００６】
第１の実施形態にかかる半導体記憶装置の構成を示す断面図。
第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
第１の実施形態におけるメモリセルアレイの構成を示す回路図。
第１の実施形態におけるメモリセルアレイの構成を示す断面図。
第１の実施形態におけるメモリセルの構成を示す断面図。
第１の実施形態における半導体膜の不純物濃度の分布を示す図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態におけるメモレイセルアレイの構成を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第２の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第３の実施形態におけるメモレイセルアレイの構成を示す断面図。
第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
第３の実施形態にかかる半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる半導体膜とを有するが、複数の導電層と半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上するための工夫が施される。
【０００９】
半導体記憶装置１は、図１に示すように構成される。図１は、半導体記憶装置１の概略構成を示す断面図である。
【００１０】
以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
（【００１１】以降は省略されています）

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