TOP特許意匠商標
特許ウォッチ Twitter
10個以上の画像は省略されています。
公開番号2024135418
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046086
出願日2023-03-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 12/00 20230101AFI20240927BHJP()
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、積層方向に積層された複数のメモリ層MLと、積層方向に延伸する第1ビア配線104、第2ビア配線204及び第3ビア配線304と、を備える。メモリ層は、メモリ部130と、メモリ部と第1ビア配線に電気的に接続された第1半導体層及び第1半導体層に対向する第1ゲート電極を有するトランジスタ構造110と、第2ビア配線に電気的に接続された第2半導体層及び第2半導体層に対向する第2ゲート電極を有するトランジスタ構造210と、第3ビア配線に電気的に接続された第3ゲート電極及び第3ゲート電極に対向する第3半導体層を有するトランジスタ構造310と、第1ゲート電極及び第2半導体層に電気的に接続された第1配線120(221)と、第2ゲート電極及び第3半導体層に電気的に接続された第2配線222と、を備える。
【選択図】図7
特許請求の範囲【請求項1】
第1方向に並ぶ第1領域、第2領域及び第3領域を備える基板と、
前記基板の表面と交差する積層方向に積層された複数のメモリ層と、
前記第1領域に設けられ、前記積層方向に延伸する第1ビア配線と、
前記第2領域に設けられ、前記積層方向に延伸する第2ビア配線と、
前記第3領域に設けられ、前記積層方向に延伸する第3ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第1領域に設けられたメモリ部と、
前記第1領域に設けられ、前記メモリ部及び前記第1ビア配線に電気的に接続された第1半導体層と、
前記第1半導体層に対向する第1ゲート電極と、
前記第2領域に設けられ、前記第2ビア配線に電気的に接続された第2半導体層と、
前記第2半導体層に対向する第2ゲート電極と、
前記第3領域に設けられ、前記第3ビア配線に電気的に接続された第3ゲート電極と、
前記第3ゲート電極に対向する第3半導体層と、
前記第1方向に延伸し、前記第1ゲート電極及び前記第2半導体層に電気的に接続された第1配線と、
前記第1方向に延伸し、前記第2ゲート電極及び前記第3半導体層に電気的に接続された第2配線と
を備える半導体記憶装置。
続きを表示(約 1,100 文字)【請求項2】
前記メモリ部は、キャパシタである
請求項1記載の半導体記憶装置。
【請求項3】
前記第1ゲート電極は、前記第1半導体層の、前記積層方向の一方側の面及び他方側の面の一方又は双方に対向し、
前記メモリ部は、前記第1半導体層に対して、前記積層方向及び前記第1方向と交差する第2方向の一方側に設けられ、
前記第1配線は、前記第1半導体層に対して、前記第2方向の他方側に設けられている
請求項1記載の半導体記憶装置。
【請求項4】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第1半導体層の一部を含む断面において、前記第1半導体層の一部の面は、前記第1ビア配線の中心点を中心とする円に沿った曲面である
請求項1記載の半導体記憶装置。
【請求項5】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第1半導体層の一部を含む断面において、前記第1半導体層は、前記第1ビア配線を囲む
請求項1記載の半導体記憶装置。
【請求項6】
前記第1半導体層は、ガリウム(Ga)及びアルミニウム(Al)のうち少なくとも一つの元素と、インジウム(In)と、亜鉛(Zn)と、酸素(O)と、を含む
請求項1記載の半導体記憶装置。
【請求項7】
前記第2ゲート電極は、前記第2半導体層の、前記積層方向の一方側の面及び他方側の面の一方又は双方に対向する
請求項1記載の半導体記憶装置。
【請求項8】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第2半導体層の一部を含む断面において、前記第2半導体層の一部の面は、前記第2ビア配線の中心点を中心とする円に沿った曲面である
請求項1記載の半導体記憶装置。
【請求項9】
前記第2領域に設けられ、前記積層方向に延伸する第4ビア配線を備え、
前記第2半導体層は、前記第4ビア配線に電気的に接続され、
前記断面において、前記第2半導体層の他の一部の面は、前記第4ビア配線の中心点を中心とする円に沿った曲面である
請求項8記載の半導体記憶装置。
【請求項10】
前記積層方向と垂直であり、前記複数のメモリ層のうちの一つに対応する前記第2半導体層の一部を含む断面において、前記第2半導体層は、前記第2ビア配線を囲む
請求項1記載の半導体記憶装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
続きを表示(約 4,600 文字)【背景技術】
【0002】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【0003】
米国特許第9,514,792号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第1方向に並ぶ第1領域、第2領域及び第3領域を備える基板と、基板の表面と交差する積層方向に積層された複数のメモリ層と、第1領域に設けられ、積層方向に延伸する第1ビア配線と、第2領域に設けられ、積層方向に延伸する第2ビア配線と、第3領域に設けられ、積層方向に延伸する第3ビア配線と、を備える。複数のメモリ層は、それぞれ、第1領域に設けられたメモリ部と、第1領域に設けられ、メモリ部及び第1ビア配線に電気的に接続された第1半導体層と、第1半導体層に対向する第1ゲート電極と、第2領域に設けられ、第2ビア配線に電気的に接続された第2半導体層と、第2半導体層に対向する第2ゲート電極と、第3領域に設けられ、第3ビア配線に電気的に接続された第3ゲート電極と、第3ゲート電極に対向する第3半導体層と、第1方向に延伸し、第1ゲート電極層及び第2半導体層に電気的に接続された第1配線と、第1方向に延伸し、第2ゲート電極及び第3半導体層に電気的に接続された第2配線と、を備える。
【図面の簡単な説明】
【0006】
第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
同半導体記憶装置の読出動作について説明するための模式的な回路図である。
同半導体記憶装置の読出動作について説明するための模式的な回路図である。
同半導体記憶装置の読出動作について説明するための模式的な回路図である。
同半導体記憶装置の読出動作について説明するための模式的な回路図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的なXY断面図である。
メモリ層MLの一部の構成を示す模式的なXY断面図である。
図8に示す構造をA-A´線に沿って切断し、矢印の方向に沿って見た断面を示している。
メモリ層MLの一部の構成を示す模式的なXY断面図である。
図10に示す構造をB-B´線に沿って切断し、矢印の方向に沿って見た断面を示している。
メモリ層MLの一部の構成を示す模式的なXY断面図である。
図12に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た断面を示している。
第1実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に電気的に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に電気的に接続されていることを意味する場合がある。
(【0011】以降は省略されています)

この特許をJ-PlatPatで参照する

関連特許

東レ株式会社
発光素子
7日前
株式会社カネカ
有機EL装置
28日前
株式会社カネカ
有機EL装置
28日前
株式会社半導体エネルギー研究所
半導体装置
3日前
キヤノン株式会社
有機発光素子
29日前
日本電気株式会社
量子デバイス
29日前
株式会社カネカ
有機EL製造装置
28日前
TDK株式会社
圧電構造体
21日前
キオクシア株式会社
記憶装置
今日
キオクシア株式会社
記憶装置
22日前
株式会社カネカ
太陽電池モジュール
今日
株式会社カネカ
太陽電池モジュール
今日
株式会社カネカ
太陽電池モジュール
10日前
日本特殊陶業株式会社
ペルチェモジュール
14日前
キオクシア株式会社
半導体記憶装置
今日
キオクシア株式会社
半導体記憶装置
10日前
キオクシア株式会社
半導体記憶装置
3日前
キオクシア株式会社
記憶装置
今日
株式会社テックスイージー
熱電変換モジュールの製造方法
7日前
キオクシア株式会社
記憶装置
1日前
キオクシア株式会社
記憶装置
1日前
TDK株式会社
圧電薄膜、及び圧電薄膜素子
1日前
セイコーエプソン株式会社
圧電基板の製造方法
10日前
キオクシア株式会社
半導体装置
7日前
キオクシア株式会社
半導体メモリ
今日
キオクシア株式会社
半導体記憶装置
今日
国立大学法人九州大学
発電デバイス、発電装置、および冷却デバイス
15日前
キオクシア株式会社
半導体記憶装置
今日
キオクシア株式会社
半導体記憶装置
今日
キオクシア株式会社
メモリデバイス
28日前
キオクシア株式会社
半導体記憶装置
14日前
キオクシア株式会社
磁気記憶装置
今日
キオクシア株式会社
半導体記憶装置
14日前
キオクシア株式会社
磁気記憶装置
今日
キオクシア株式会社
メモリデバイス
今日
キオクシア株式会社
半導体記憶装置
4日前
続きを見る