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公開番号2024134144
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023044282
出願日2023-03-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/50 20230101AFI20240926BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1領域(R_MP)及び第2領域(R_CAP)を備える基板(200)と、第1領域において積層方向(Z)に積層された複数の導電層(110)と、複数の導電層と対向する半導体柱(120)と、これらの間に設けられた電荷蓄積膜と、第2領域に設けられた複数のコンタクト電極(CC)と、複数の導電層及び複数のコンタクト電極に対して積層方向の一方側に設けられた配線層(150)と、を備える。配線層は、半導体柱に接続された配線(100)を第1領域に備える。配線層は、第1コンタクト電極(CC)に接続された第1導電部(153)、第2コンタクト電極(CC)に接続された第2導電部(154)、第1導電部及び第2導電部と重なる位置に設けられた第3導電部(155)、及び、第1導電部及び第3導電部の間に設けられた第1絶縁部(156)を第2領域に備える。
【選択図】図4
特許請求の範囲【請求項１】
第１領域及び第２領域を備える基板と、
前記第１領域に設けられ、前記基板の表面と交差する積層方向に積層された複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層及び前記半導体柱の間に設けられた電荷蓄積膜と、
前記第２領域に設けられ、前記積層方向に延伸する複数のコンタクト電極と、
前記複数の導電層及び前記複数のコンタクト電極に対して前記積層方向の一方側に設けられた配線層と
を備え、
前記配線層は、前記半導体柱の一方側の端部に接続された第１配線を前記第１領域に備え、
前記配線層は、
前記複数のコンタクト電極のうちの第１コンタクト電極の一方側の端部に接続された第１導電部と、
前記第１導電部に対して、前記積層方向と交差する第１方向に前記第１導電部と離間して設けられ、前記複数のコンタクト電極のうちの第２コンタクト電極の一方側の端部に接続された第２導電部と、
前記第１導電部及び前記第２導電部に対して、前記積層方向の、前記複数のコンタクト電極と反対側で、前記積層方向から見て前記第１導電部及び前記第２導電部と重なる位置に設けられ、前記第１導電部と電気的に分離された第３導電部と、
前記第１導電部及び前記第３導電部の間に設けられた第１絶縁部と
を前記第２領域に備える半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１導電部の前記積層方向の前記複数のコンタクト電極側の面の前記積層方向の位置は、前記第１配線の前記積層方向の前記複数の導電層側の面の前記積層方向の第１位置と略一致し、
前記第２導電部の前記積層方向の前記複数のコンタクト電極側の面の前記積層方向の位置は、前記第１位置と略一致し、
前記第３導電部の前記積層方向の前記複数のコンタクト電極と反対側の面の前記積層方向の位置は、前記第１配線の前記積層方向の前記複数の導電層と反対側の面の前記積層方向の位置と略一致する
請求項１記載の半導体記憶装置。
【請求項３】
前記配線層は、前記第２導電部及び前記第３導電部の間に設けられた第４導電部を前記第２領域に更に備え、
前記第２導電部及び前記第３導電部は、前記第４導電部を介して、電気的に接続されている
請求項１記載の半導体記憶装置。
【請求項４】
第１領域及び第２領域を備える基板と、
前記第１領域に設けられ、前記基板の表面と交差する積層方向に積層された複数の導電層と、
前記第１領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層及び前記半導体柱の間に設けられた電荷蓄積膜と、
前記第２領域に設けられた第１導電部と、
前記第２領域に設けられ、前記第１導電部に対して、前記積層方向と交差する第１方向に前記第１導電部と離間して設けられた第２導電部と、
前記第２領域における前記積層方向から見て前記第１導電部及び前記第２導電部と重なる位置に設けられ、前記第１導電部と電気的に分離され、前記第２導電部と電気的に接続された第３導電部と、
前記第２領域における前記第１導電部及び前記第３導電部の間に設けられた第１絶縁部と、
前記第２領域における前記第１導電部及び前記第２導電部の間に設けられた第２絶縁部と
を備え、
前記第２絶縁部の前記積層方向の前記第３導電部側の端部の前記積層方向の位置は、前記第３導電部の前記積層方向の一方側の面の前記積層方向の位置と、前記第３導電部の前記積層方向の他方側の面の前記積層方向の位置と、の間に設けられている
半導体記憶装置。
【請求項５】
前記第２領域における前記第２導電部及び前記第３導電部の間に設けられた第４導電部を更に備え、
前記第２導電部及び前記第３導電部は、前記第４導電部を介して、電気的に接続されている
請求項４記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１８／０１５１５８９号明細書
米国特許出願公開第２０２０／０３１２８６１号明細書
米国特許出願公開第２０２０／０１６８６２０号明細書
米国特許第１１２２７９１５号明細書
特開２０２２－１０２５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１領域及び第２領域を備える基板と、第１領域に設けられ、基板の表面と交差する積層方向に積層された複数の導電層と、第１領域に設けられ、積層方向に延伸し、複数の導電層と対向する半導体柱と、複数の導電層及び半導体柱の間に設けられた電荷蓄積膜と、第２領域に設けられ、積層方向に延伸する複数のコンタクト電極と、複数の導電層及び複数のコンタクト電極に対して積層方向の一方側に設けられた配線層と、を備える。配線層は、半導体柱の一方側の端部に接続された第１配線を第１領域に備える。配線層は、第１導電部と、第２導電部と、第３導電部と、第１絶縁部と、を第２領域に備える。第１導電部は、複数のコンタクト電極のうちの第１コンタクト電極の一方側の端部に接続されている。第２導電部は、第１導電部に対して、積層方向と交差する第１方向に第１導電部と離間して設けられ、複数のコンタクト電極のうちの第２コンタクト電極の一方側の端部に接続されている。第３導電部は、第１導電部及び第２導電部に対して、積層方向の、複数のコンタクト電極と反対側で、積層方向から見て第１導電部及び第２導電部と重なる位置に設けられ、第１導電部と電気的に分離されている。第１絶縁部は、第１導電部及び第３導電部の間に設けられている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な底面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
図３の一部を拡大して示す模式的な断面図である。
図５の一部を拡大して示す模式的な断面図である。
図２の一部を拡大して示す模式的な底面図である。
図７に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な斜視図である。
同製造方法について説明するための模式的な斜視図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。
図４２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。
図４４に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第４実施形態の変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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