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公開番号2024153542
公報種別公開特許公報(A)
公開日2024-10-29
出願番号2023200034
出願日2023-11-27
発明の名称半導体装置およびその製造方法
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類H10B 61/00 20230101AFI20241022BHJP()
要約【課題】半導体装置およびその製造方法が提供される。
【解決手段】本実施例の半導体装置は、基板と、前記基板上に配置される柱状の第1コンタクトプラグと、前記第1コンタクトプラグの側面を取り囲みつつ、前記第1コンタクトプラグから順次に配置される第1～第N絶縁パターン(ここで、Nは2以上の自然数)と、前記第1コンタクトプラグ上において前記第1コンタクトプラグに連結されるメモリパターンとを含み、前記第1コンタクトプラグの前記上面および前記第1～第N絶縁パターンの上面は、前記第1コンタクトプラグの中心から遠くなるほど高さが減少する傾斜面を形成し、前記傾斜面は、前記第1コンタクトプラグの前記中心の一側に配置される第1傾斜面と、前記第1コンタクトプラグの前記中心の他側に配置される第2傾斜面とを含み、前記メモリパターンは、前記第1傾斜面と接触する下面を有することができる。
【選択図】図5A
特許請求の範囲【請求項１】
基板と、
前記基板上に配置される柱状の第１コンタクトプラグと、
前記第１コンタクトプラグの側面を取り囲みつつ、前記第１コンタクトプラグから順次に配置される第１～第Ｎ絶縁パターン（ここで、Ｎは２以上の自然数）と、
前記第１コンタクトプラグ上において前記第１コンタクトプラグに連結されるメモリパターンとを含み、
前記第１コンタクトプラグの前記上面および前記第１～第Ｎ絶縁パターンの上面は、前記第１コンタクトプラグの中心から遠くなるほど高さが減少する傾斜面を形成し、
前記傾斜面は、前記第１コンタクトプラグの前記中心の一側に配置される第１傾斜面と、前記第１コンタクトプラグの前記中心の他側に配置される第２傾斜面とを含み、
前記メモリパターンは、前記第１傾斜面と接触する下面を有する
半導体装置。
続きを表示（約 820 文字）【請求項２】
前記メモリパターンは、前記第２傾斜面の一部と接触する側面を有する、
請求項１に記載の半導体装置。
【請求項３】
前記第２傾斜面の前記一部を除いた残りは、前記メモリパターンと接触しない、
請求項２に記載の半導体装置。
【請求項４】
前記メモリパターン上において前記メモリパターンに連結される第２コンタクトプラグをさらに含む、
請求項１に記載の半導体装置。
【請求項５】
平面上、前記第２コンタクトプラグは、前記第１コンタクトプラグと離隔して配置される、
請求項４に記載の半導体装置。
【請求項６】
前記メモリパターンは、前記第１傾斜面と平行な上面を有し、
前記第２コンタクトプラグの下面は、前記メモリパターンの前記上面と接触する、
請求項４に記載の半導体装置。
【請求項７】
前記メモリパターンは、一定の厚さを有する、
請求項１に記載の半導体装置。
【請求項８】
前記第１コンタクトプラグのエッチング率は、前記第１絶縁パターンのエッチング率より小さく、
前記第１～第Ｎ絶縁パターンのうち第ｔ絶縁パターン（ここで、ｔは２以上Ｎ以下の自然数）のエッチング率は、第ｔ－１絶縁パターンのエッチング率より大きい、
請求項１に記載の半導体装置。
【請求項９】
前記メモリパターンは、磁気トンネル接合構造物を含む、
請求項１に記載の半導体装置。
【請求項１０】
前記第１コンタクトプラグは、第１方向に沿って配列される複数の第１コンタクトプラグを含み、
前記第１傾斜面と前記第２傾斜面とは、前記第１方向に沿って交互に繰り返し配列される、
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体技術に関し、より詳しくは、複数のメモリセルを含む半導体装置およびその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
最近、電子機器の小型化、低電力化、高性能化、多様化などに伴い、コンピュータ、携帯用通信機器などの多様な電子機器において情報を格納可能な半導体装置が要求されており、これに関する研究が進められている。このような半導体装置としては、印加される電圧または電流によって互いに異なる抵抗状態の間でスイッチングする特性を利用してデータを格納可能な半導体装置、例えば、ＲＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の実施例が解決しようとする課題は、エッチング工程のマージンを増加させることにより、エッチング工程に起因する不良を防止および／または減少させることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００４】
上記の課題を解決するための、本発明の一実施例による半導体装置は、基板と、前記基板上に配置される柱状の第１コンタクトプラグと、前記第１コンタクトプラグの側面を取り囲みつつ、前記第１コンタクトプラグから順次に配置される第１～第Ｎ絶縁パターン（ここで、Ｎは２以上の自然数）と、前記第１コンタクトプラグ上において前記第１コンタクトプラグに連結されるメモリパターンとを含み、前記第１コンタクトプラグの前記上面および前記第１～第Ｎ絶縁パターンの上面は、前記第１コンタクトプラグの中心から遠くなるほど高さが減少する傾斜面を形成し、前記傾斜面は、前記第１コンタクトプラグの前記中心の一側に配置される第１傾斜面と、前記第１コンタクトプラグの前記中心の他側に配置される第２傾斜面とを含み、前記メモリパターンは、前記第１傾斜面と接触する下面を有することができる。
【０００５】
また、上記の課題を解決するための、本発明の一実施例による半導体装置の製造方法は、基板上に、柱状の第１コンタクトプラグと、前記第１コンタクトプラグの側面を取り囲みつつ、前記第１コンタクトプラグから順次に配置される第１～第Ｎ絶縁パターン（ここで、Ｎは２以上の自然数）とを形成するステップと、前記第１コンタクトプラグ上に前記第１コンタクトプラグに連結されるメモリパターンを形成するステップとを含み、前記第１コンタクトプラグの前記上面および前記第１～第Ｎ絶縁パターンの上面は、前記第１コンタクトプラグの中心から遠くなるほど高さが減少する傾斜面を形成し、前記傾斜面は、前記第１コンタクトプラグの前記中心の一側に配置される第１傾斜面と、前記第１コンタクトプラグの前記中心の他側に配置される第２傾斜面とを含み、前記メモリパターン形成ステップは、前記第１傾斜面上において第１厚さを有し、前記第２傾斜面上において前記第１厚さより小さい第２厚さを有するメモリ層を形成するステップと、前記第２傾斜面が露出するように、前記メモリ層の前記第２厚さを有する一部を除去するステップとを含むことができる。
【発明の効果】
【０００６】
本発明の実施例の半導体装置およびその製造方法によれば、エッチング工程のマージンを増加させることにより、エッチング工程に起因する不良を防止および／または減少させることができる。
【図面の簡単な説明】
【０００７】
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例による半導体装置およびその製造方法を説明するための図である。
本発明の一実施例によるメモリ層を説明するための図である。
本発明の他の実施例によるメモリ層を説明するための図である。
【発明を実施するための形態】
【０００８】
以下、添付した図面を参照して、多様な実施例が詳細に説明される。
【０００９】
図面は必ずしも一定の割合で示されたものとは限らず、いくつかの例において、実施例の特徴を明確に示すために図面に示された構造物の少なくとも一部の比例は誇張されてもよい。図面または詳細な説明に２以上の層を有する多層構造物が開示された場合、図示のような層の相対的な位置関係や配列順序は特定の実施例を反映するだけであって、本発明がこれに限定されるわけではなく、層の相対的な位置関係や配列順序は異なっていてもよい。また、多層構造物の図面または詳細な説明は特定の多層構造物に存在するすべての層を反映しなくてもよい（例えば、図示の２層の間に１つ以上の追加の層が存在してもよい）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成されてもよいことを示すだけでなく、１つ以上の他の層が第１層と第２層との間、または第１層と基板との間に存在する場合も示すことができる。
【００１０】
図１Ａ～図５Ｂは、本発明の一実施例による半導体装置およびその製造方法を説明するための図である。図１Ａ、図２Ａ、図３Ａ、図４Ａ、および図５Ａは、断面図を示し、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、および図５Ｂは、平面図を示す。図１Ａ、図２Ａ、図３Ａ、図４Ａ、および図５Ａはそれぞれ、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、および図５Ｂの第１方向に沿った断面を示す。
（【００１１】以降は省略されています）

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