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公開番号2024135874
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046769
出願日2023-03-23
発明の名称メモリシステムおよび方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 11/10 20060101AFI20240927BHJP(計算;計数)
要約【課題】最適化リード動作を効率よく実行することが可能なメモリシステムおよび方法を提供すること。
【解決手段】メモリシステムのコントローラは、複数の第1記憶領域に対し、順次かつ繰り返し、第1動作を実行する。第1動作は、複数の第1記憶領域のうちの一である第2記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第1データを取得し、第1データのフェイルビットカウントを計算し、フェイルビットカウントが第1しきい値より大きい場合、第2動作を実行し、フェイルビットカウントが第1しきい値より小さい場合、前記第2動作をスキップする、動作である。第1データは第2記憶領域に格納されている第2データの一部である。第2動作は、第2データを取得し、第2データのフェイルビットカウントを計算し、第2データのフェイルビットカウントに基づいて判定電圧を更新する動作である。
【選択図】図14
特許請求の範囲【請求項１】
複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、メモリと、
前記複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行し、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記第２データを取得し、前記第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、前記第２フェイルビットカウントに基づいて前記判定電圧を更新する動作である、
コントローラと、
を備えるメモリシステム。
続きを表示（約 2,000 文字）【請求項２】
前記複数のメモリセルのそれぞれは、複数ビットのデータを格納可能であり、
前記第１データは、前記複数ビットのうちの第１ビットのデータの群であり、
前記第２データは、前記複数ビットのデータの群である、
請求項１に記載のメモリシステム。
【請求項３】
前記複数の第１記憶領域のそれぞれに特性情報が関連付けられ、
前記コントローラは、前記第１動作において、前記第２記憶領域に関連付けられた前記特性情報に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。
【請求項４】
誤り訂正能力の設定が変更可能であり、前記複数の第１記憶領域にライトされるデータに対し誤り訂正符号化を行う誤り訂正回路を備え、
前記コントローラは、前記第１動作において、前記第２データに対する前記誤り訂正符号化にかかる前記誤り訂正能力の設定に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。
【請求項５】
誤り訂正能力の設定が変更可能であり、前記複数の第１記憶領域にライトされるデータに対し誤り訂正符号化を行う誤り訂正回路を備え、
前記複数の第１記憶領域のそれぞれに特性情報が関連付けられ、
前記コントローラは、前記第１動作において、前記第２記憶領域に関連付けられた前記特性情報と、前記第２データに対する前記誤り訂正符号化にかかる前記誤り訂正能力の設定と、に基づき前記第１しきい値を特定する、
請求項１に記載のメモリシステム。
【請求項６】
前記コントローラは、前記第２動作では、前記第２記憶領域から各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記複数ビットのうちの前記第１ビットを除く全ビットのデータの群をリードし、前記リードされた群と前記第１データとから前記第２データを取得する、
請求項２に記載のメモリシステム。
【請求項７】
前記コントローラは、前記第１データまたは前記第２データである第３データに対して誤り訂正を実行し、前記誤り訂正の前の前記第３データと、前記誤り訂正の後の前記第３データと、の比較に基づいて前記第３データのフェイルビットカウントを計算する、
請求項１に記載のメモリシステム。
【請求項８】
メモリを制御する方法であって、
前記メモリに具備される複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行すること、を備え、
前記複数の第１記憶領域のそれぞれは、ワード線と前記ワード線に接続される複数のメモリセルとを備え、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき前記第２データを取得し、前記第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、前記第２フェイルビットカウントに基づいて前記判定電圧を更新する動作である、
方法。
【請求項９】
複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、メモリと、
前記複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行し、
前記第１動作は、前記複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、前記第１データは前記第２記憶領域に格納されている第２データの一部であり、前記第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、前記第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、前記第１フェイルビットカウントが前記第１しきい値より小さい場合、前記第２動作をスキップする、動作であり、
前記第２動作は、前記第２記憶領域に対するリード動作を実行し、当該リード動作によって得られたデータに基づいて前記判定電圧を更新する動作である、
コントローラと、
を備えるメモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、メモリシステムおよび方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、メモリセルトランジスタを有する半導体メモリを備えたメモリシステムが広く知られている。そのようなメモリシステムにおいては、リード動作においては、メモリセルトランジスタのしきい値電圧と判定電圧との比較に基づいて、そのメモリセルトランジスタに格納されているデータが判定される。
【０００３】
メモリセルトランジスタのしきい値電圧は、種々の要因によって変化し得る。メモリセルトランジスタのしきい値電圧の変化によって、そのメモリセルトランジスタに格納されているデータが誤ったデータに変化し得る。メモリシステムは、誤りの少ないデータをリードできるように、最適な判定電圧を得るための特殊なリード動作を、所定の基準で選択された複数の記憶領域に対して順次かつ繰り返し実行する。この特殊なリード動作を、最適化リード動作と表記する。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１０６６５３０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、最適化リード動作を効率よく実行することが可能なメモリシステムおよび方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、メモリシステムは、メモリと、コントローラと、を備える。メモリは、複数の第１記憶領域を備え、複数の第１記憶領域のそれぞれはワード線とワード線に接続される複数のメモリセルとを備える。コントローラは、複数の第１記憶領域に対し、順次かつ繰り返し、第１動作を実行する。第１動作は、複数の第１記憶領域のうちの一である第２記憶領域の各メモリセルのしきい値電圧と判定電圧との比較に基づき第１データを取得し、第１データのフェイルビットカウントである第１フェイルビットカウントを計算し、第１フェイルビットカウントが第１しきい値より大きい場合、第２動作を実行し、第１フェイルビットカウントが第１しきい値より小さい場合、前記第２動作をスキップする、動作である。第１データは第２記憶領域に格納されている第２データの一部である。第２動作は、第２記憶領域の各メモリセルのしきい値電圧と前記判定電圧との比較に基づき第２データを取得し、第２データのフェイルビットカウントである第２フェイルビットカウントを計算し、第２フェイルビットカウントに基づいて判定電圧を更新する動作である。
【図面の簡単な説明】
【０００７】
実施形態のメモリシステムの構成例を示す図。
実施形態のメモリチップの構成例を示す図。
実施形態のブロックの回路構成を示す図。
実施形態のデータコーディングの一例を説明するための図。
実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図。
実施形態のメモリシステムにおいてそれぞれ異なるメモリチップに対して使用される２つのＦＢＣしきい値を説明するためのグラフ。
疲弊試験の結果からデータリテンション特性を特定する実施形態にかかる方法の一例を説明するための図。
実施形態の誤り訂正機能による誤り訂正能力の違いによる１ページに格納可能な原データの情報量の違いを説明するための模式的な図。
実施形態のメモリシステムにおいて使用される管理情報の一例を示す図。
実施形態の試験結果情報のデータ構造の一例を示す模式的な図。
実施形態のＦＢＣしきい値情報のデータ構造の一例を示す模式的な図。
疲弊試験の実施時における実施形態のメモリシステムの動作の一例を示すフローチャート。
ホスト機器からのリードコマンドに応じた実施形態のメモリシステムの動作の一例を示すフローチャート。
実施形態の最適化パトロール動作の一例を示すフローチャート。
実施形態の最適化リード動作の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるメモリシステムおよび方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（実施形態）
図１は、実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器３００と接続可能である。ホスト機器３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。メモリシステム１は、ホスト機器３００の外部記憶装置として機能する。ホスト機器３００は、メモリシステム１に対してコマンドを発行することができる。メモリシステム１に対するコマンドは、リードコマンドおよびライトコマンドを含む。
【００１０】
メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００を備える。ＮＡＮＤ型フラッシュメモリ１００は、１以上のメモリチップＣＰを含む。コントローラ２００には１以上のチャネルが接続され、コントローラ２００と１以上のメモリチップＣＰとは１以上のチャネルを介して相互に接続される。
（【００１１】以降は省略されています）

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