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公開番号2024131003
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041001
出願日2023-03-15
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G06F 12/00 20060101AFI20240920BHJP(計算;計数)
要約【課題】発熱を抑制することができるメモリシステムを実現する。
【解決手段】ホストインタフェース回路は、ホストとの通信を実行する物理層と、物理層とホストとの間の転送レートを決定するプロトコル制御部と、を含む。プロトコル制御部は、温度センサによって検知された温度が第1温度以上になった場合、転送レートを第1の転送レートから、第1の転送レートよりも低い第2の転送レートに変更する。プロトコル制御部は、ホストからの第1の要求に基づく転送レートの変更を禁止する第1のモードに遷移する。
【選択図】図6
特許請求の範囲【請求項１】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリへのデータの書き込み、および前記不揮発性メモリからのデータの読み出しを制御するコントローラと、
温度センサと、を具備し、
前記コントローラは、
前記ホストとの通信を実行する物理層と、前記物理層と前記ホストとの間の転送レートを決定するプロトコル制御部と、を含むホストインタフェース回路を含み、
前記プロトコル制御部は、
前記温度センサによって検知された温度が第１の閾値以上になった場合、
前記転送レートを第１の転送レートから、前記第１の転送レートよりも低い第２の転送レートに変更し、
前記ホストからの第１の要求に基づく前記転送レートの変更を禁止する第１のモードに遷移するように構成される、
メモリシステム。
続きを表示（約 2,300 文字）【請求項２】
前記コントローラは、揮発性メモリをさらに含み、
前記コントローラは、
前記温度センサによって検知された温度が前記第１の閾値以上になった場合、前記第１の転送レートを、前記揮発性メモリに保存し、
前記プロトコル制御部は、
前記温度センサによって検知された温度が前記第１の閾値よりも低い第２の閾値以下になった場合、
前記第１のモードを解除し、
前記転送レートを、前記揮発性メモリに保存された前記第１の転送レートに戻す処理を実行するように構成される、
請求項１に記載のメモリシステム。
【請求項３】
前記プロトコル制御部は、
前記転送レートを前記第２の転送レートに変更する際、
前記転送レートを前記第２の転送レートに変更することを示す前記第１の要求と、前記メモリシステムが高温状態であることを示す情報と、を前記ホストに通知するように構成される、
請求項１に記載のメモリシステム。
【請求項４】
前記プロトコル制御部は、
前記ホストから前記第１の要求を受信したことに応じて、
前記プロトコル制御部が前記第１のモードであるか否かを判定し、
前記プロトコル制御部が前記第１のモードである場合、前記第１の要求に対する応答として、高温状態により前記転送レートを変更できないことを示す応答を前記ホストに送信するように構成される、
請求項１に記載のメモリシステム。
【請求項５】
前記プロトコル制御部は、
前記プロトコル制御部が前記第１のモードである状態で、前記ホストから前記第１の要求を受信したことに応じて、
前記ホストからの前記第１の要求によって指定された転送レートと前記第２の転送レートを比較し、
前記指定された転送レートが前記第２の転送レートよりも低い場合のみ、前記転送レートを前記指定された転送レートに変更するように構成される、
請求項１に記載のメモリシステム。
【請求項６】
前記プロトコル制御部は、
前記温度センサによって検知された温度が前記第１の閾値よりも高い第３の閾値以上になった場合、前記転送レートを、前記第２の転送レートよりも低い第３の転送レートに変更するように構成される、
請求項１に記載のメモリシステム。
【請求項７】
前記コントローラは、プロセッサをさらに含み、
前記温度センサは、検知した温度が前記第１の閾値以上である場合、前記プロセッサに第１の通知を送信し、
前記プロセッサは、
前記第１の通知を前記温度センサから受信したことに応じて、
前記転送レートを前記第２の転送レートに変更することを要求する第２の要求を前記プロトコル制御部に送信し、
前記プロトコル制御部を前記第１のモードに設定し、
前記プロトコル制御部は、
前記第２の要求に基づいて、前記物理層の転送レートを前記第２の転送レートに変更し、
前記プロトコル制御部が前記第１のモードである間、前記第１の要求に基づく前記転送レートの変更を禁止するように構成される、
請求項１に記載のメモリシステム。
【請求項８】
前記コントローラは、
揮発性メモリをさらに含み、
前記プロセッサは、
前記第１の通知を前記温度センサから受信したことに応じ、前記第１の転送レートを、前記揮発性メモリに保存する処理をさらに実行し、
前記温度センサは、検知した温度が前記第１の閾値よりも低い第２の閾値以下になった場合、前記プロセッサに第２の通知を送信し、
前記プロセッサは、
前記第２の通知を前記温度センサから受信したことに応じ、
前記プロトコル制御部に対する前記第１のモードの設定を解除し、
前記物理層の転送レートを前記揮発性メモリに保存された前記第１の転送レートに戻すことを前記プロトコル制御部に要求するように構成され、
前記プロトコル制御部は、
前記物理層の転送レートを前記第１の転送レートに戻すように構成される、
請求項７に記載のメモリシステム。
【請求項９】
前記温度センサは、検知した温度が前記第１の閾値以上である場合、前記プロトコル制御部に第１の通知を送信し、
前記プロトコル制御部は、
前記第１の通知を前記温度センサから受信したことに応じ、
前記転送レートを、前記第２の転送レートに変更し、
前記第１のモードに遷移するように構成される、
請求項１に記載のメモリシステム。
【請求項１０】
前記コントローラは、
揮発性メモリをさらに含み、
前記プロトコル制御部は、
前記第１の通知を前記温度センサから受信したことに応じ、前記第１の転送レートを、前記揮発性メモリに保存し、
前記温度センサは、検知した温度が前記第１の閾値よりも低い第２の閾値以下になった場合、前記プロトコル制御部に第２の通知を送信し、
前記プロトコル制御部は、
前記第２の通知を前記温度センサから受信したことに応じ、
前記第１のモードを解除し、
前記転送レートを、前記揮発性メモリに保存された前記第１の転送レートに戻すように構成される、
請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、不揮発性メモリを制御する技術に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。メモリシステムのコントローラは、不揮発性メモリを制御する。コントローラが高速で動作すると、コントローラの発熱によってメモリシステム全体の温度が上昇することになる。
【０００３】
メモリシステムが高温になると、ユーザのやけどや、不揮発性メモリに記憶されているデータの破損などの影響を及ぼし得る。そのため、メモリシステムの発熱を抑制できる技術が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２０／０４０１３２６号明細書
米国特許出願公開第２０２０／０２９３１９７号明細書
米国特許出願公開第２０２２／０１８８０２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態が解決しようとする課題は、発熱を抑制できるメモリシステムを提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、メモリシステムは、ホストに接続可能である。前記メモリシステムは、不揮発性メモリと、コントローラと、温度センサとを具備する。前記コントローラは、前記不揮発性メモリに電気的に接続される。前記コントローラは、前記不揮発性メモリへのデータの書き込み、および前記不揮発性メモリからのデータの読み出しを制御する。前記コントローラは、ホストインタフェース回路を含む。前記ホストインタフェース回路は、物理層と、プロトコル制御部とを含む。前記物理層は前記ホストとの通信を実行する。前記プロトコル制御部は、前記物理層と前記ホストとの間の転送レートを決定する。前記プロトコル制御部は、前記温度センサによって検知された温度が第１の閾値以上になった場合、前記転送レートを第１の転送レートから、前記第１の転送レートよりも低い第２の転送レートに変更する。前記プロトコル制御部は、前記ホストからの第１の要求に基づく前記転送レートの変更を禁止する第１のモードに遷移するように構成される。
【図面の簡単な説明】
【０００７】
第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
第１実施形態に係るメモリシステムのホストインタフェース回路の内部構成と、ホストのデバイスインタフェース回路の内部構成と、を示すブロック図。
第１実施形態に係るメモリシステムの物理層がサポートする複数の転送レートの例を示す図。
第１実施形態に係るメモリシステムにおける温度変化と、設定される転送レートとを示す図。
第１実施形態に係るメモリシステムを含む情報処理システムにおいて実行される、ホストからの転送レート変更要求に基づく転送レート変更処理の手順を示すシーケンス図。
第１実施形態に係るメモリシステムを含む情報処理システムにおいて実行される高温時の転送レート変更処理の手順を示すシーケンス図。
第１実施形態に係るメモリシステムを含む情報処理システムにおいて実行される、転送レート変更禁止処理の手順を示すシーケンス図。
第１実施形態に係るメモリシステムを含む情報処理システムにおいて実行される温度低下時の転送レート変更処理の手順を示すシーケンス図。
第１実施形態に係るメモリシステムにおいて実行される、温度センサによって検知される温度に基づく転送レート変更処理の手順を示すフローチャート。
第２実施形態に係るメモリシステムのホストインタフェース回路の内部構成と、ホストのデバイスインタフェース回路の内部構成とを示すブロック図。
第３実施形態に係るメモリシステムにおける温度変化と、設定される転送レートとを示す図。
第３実施形態に係るメモリシステムにおいて実行される、温度センサによって検知される温度に基づく転送レート変更処理の手順を示すフローチャート。
第４実施形態に係るメモリシステムを含む情報処理システムにおいて実行される低転送レート設定処理の手順を示すシーケンス図。
第４実施形態に係るメモリシステムを含む情報処理システムにおいて実行される、推奨低転送レート通知処理と、低転送レート設定処理と、の手順を示すシーケンス図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、各実施形態を説明する。
【０００９】
以下では、各実施形態に係るメモリシステムがユニバーサルフラッシュストレージ（ＵｎｉｖｅｒｓａｌＦｌａｓｈＳｔｏｒａｇｅ、ＵＦＳ）デバイスとして実現されている場合を想定する。また、メモリシステムは、ＵＦＳデバイスとして実現される代わりに、ソリッドステートドライブ（ＳＳＤ）として実現されてもよい。
【００１０】
（第１実施形態）
図１は、第１実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ＵＦＳデバイス３とを含む。ホスト２と、ＵＦＳデバイス３とは、バス４を介して接続可能である。
（【００１１】以降は省略されています）

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