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公開番号2024121439
公報種別公開特許公報(A)
公開日2024-09-06
出願番号2023028556
出願日2023-02-27
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H01L 21/8238 20060101AFI20240830BHJP(基本的電気素子)
要約【課題】新規な構造を有するエンハンスメント型MOSFETを提供する。
【解決手段】一方側の第1主面および他方側の第2主面を有し、第1主面側の表層領域にp型領域を有する半導体層と、p型領域の表層領域に互いに間隔を空けて形成されたn型のソース領域およびn型のドレイン領域と、ソース領域およびドレイン領域の間に形成されたチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている。
【選択図】図4
特許請求の範囲【請求項１】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴ。
続きを表示（約 2,200 文字）【請求項２】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０
１７
ｃｍ
－３
以下である、エンハンスメント型ＭＯＳＦＥＴ。
【請求項３】
前記チャネル領域は、ｎ型不純物を含む、請求項１または２に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項４】
前記ポリシリコンゲートは、その両側部に、ｎ型ポリシリコンからなるｎ型部分を含む、請求項３に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項５】
前記ｐ型領域の表層領域において、前記ソース領域と前記ポリシリコンゲートとの間および前記ドレイン領域と前記ポリシリコンゲートとの間に、前記ソース領域および前記ドレイン領域よりもｎ型不純物濃度が低い２つのｎ型低濃度領域を含み、
前記チャネル領域は、前記２つのｎ型低濃度領域の間領域に形成されている、請求項３に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項６】
前記ポリシリコンゲートの両側面を覆う、絶縁物からなるサイドウォールをさらに含む、請求項５に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項７】
前記２つのｎ型低濃度領域は、前記サイドウォールの直下の領域に形成されている、請求項６に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項８】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、半導体装置。
【請求項９】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０
１７
ｃｍ
－３
以下である、半導体装置。
【請求項１０】
前記第２ポリシリコンゲートは、その両側部に、ｎ型ポリシリコンからなるｎ型部分を含む、請求項８または９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、エンハンスメント型ＭＯＳＦＥＴおよび半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来、基準電圧発生回路を備える回路として、特許文献１の定電流回路が公知である。特許文献１の定電流回路は、デプレッション（Depletion：DEN）型ＭＯＳＦＥＴとエンハンスメント（Enhancement：EN）型ＭＯＳＦＥＴにより構成された基準電圧発生回路と、当該基準電圧発生回路から出力された信号が入力されるオペアンプと、オペアンプからの出力が入力されるトランジスタと、トランジスタのソースに接続された抵抗とを含む。
【先行技術文献】
【特許文献】
【０００３】
特開平６－２８２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の目的は、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴおよび新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを含む半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、前記チャネル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、前記ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴを提供する。
【０００６】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴが得られる。
【０００７】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、前記チャネル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、前記ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、前記ｐ型部分のｐ型不純物濃度が1×１０
１７
ｃｍ
－３
以下である、エンハンスメント型ＭＯＳＦＥＴを提供する。
【０００８】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴが得られる。
【０００９】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、前記デフレッション型ＭＯＳＦＥＴは、前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、前記第１チャネル領域上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、前記エンハンスメント型ＭＯＳＦＥＴは、前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、前記第２チャネル領域上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、前記第２ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、半導体装置を提供する。
【００１０】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを含む半導体装置が得られる。
（【００１１】以降は省略されています）

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