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公開番号2024118439
公報種別公開特許公報(A)
公開日2024-08-30
出願番号2024017457
出願日2024-02-07
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/336 20060101AFI20240823BHJP(基本的電気素子)
要約【課題】信頼性を向上させた半導体素子を提供する。
【解決手段】本発明の半導体素子は、基板絶縁層と、基板絶縁層上で、一方向に延長されるゲート構造物と、ゲート構造物の外側に配置されるソース/ドレイン領域と、ソース/ドレイン領域の下で、ソース/ドレイン領域の第1中心軸から水平方向にシフトされた第2中心軸を有するように配置されてソース/ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、ソース/ドレイン領域は、第1濃度の第1非シリコン元素を含む第1エピタキシャル層、及び第1エピタキシャル層上に配置されて第1濃度よりも大きい第2濃度の第2非シリコン元素を含む第2エピタキシャル層を含み、バックサイドコンタクトプラグの上面は、少なくとも一部が第2エピタキシャル層に接触する。
【選択図】図2

特許請求の範囲【請求項１】
基板絶縁層と、
前記基板絶縁層上で、一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記ソース／ドレイン領域は、第１濃度の第１非シリコン元素を含む第１エピタキシャル層、及び前記第１エピタキシャル層上に配置されて前記第１濃度よりも大きい第２濃度の第２非シリコン元素を含む第２エピタキシャル層を含み、
前記バックサイドコンタクトプラグの上面は、少なくとも一部が前記第２エピタキシャル層に接触することを特徴とする半導体素子。
続きを表示（約 1,200 文字）【請求項２】
前記バックサイドコンタクトプラグは、前記ソース／ドレイン領域の下部で、前記第１エピタキシャル層を貫通して前記第１エピタキシャル層に接触することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１中心軸と前記第２中心軸との間の水平距離は、０．５ｎｍ～２０ｎｍの範囲であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１非シリコン元素及び第２非シリコン元素のそれぞれは、ゲルマニウム（Ｇｅ）及びドーピング元素のうちの少なくとも一つであることを特徴とする請求項１に記載の半導体素子。
【請求項６】
一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含むことを特徴とする半導体素子。
【請求項７】
前記垂直領域は、前記ソース／ドレイン領域に向かって幅が狭くなるように傾斜した側面を有し、
前記接触領域は、前記垂直領域から拡張された形状を有することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記バックサイドコンタクトプラグの上端のレベルは、前記ソース／ドレイン領域の下端のレベルよりも高いことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記接触領域の下端のレベルは、前記ソース／ドレイン領域の下端のレベルよりも高いことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含み、
前記垂直領域の中心軸は、前記接触領域の中心軸から水平方向にシフトされることを特徴とする半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体素子に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
半導体素子に対する高性能、高速化、多機能化等に対する要求が増加するにつれて、半導体素子の集積度が増加している。半導体素子の高集積化の傾向に伴い、パワーレールをウエハの裏面上に配置するバックサイドパワー伝達ネットワーク（ＢａｃｋＳｉｄｅＰｏｗｅｒＤｅｌｉｖｅｒｙＮｅｔｗｏｒｋ：ＢＳＰＤＮ）構造を有する半導体素子が開発されている。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）のサイズ縮小による動作特性の限界を克服するために、三次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発するための努力が行われている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を向上させた半導体素子を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するためになされ屋本発明の一態様による半導体素子は、基板絶縁層と、前記基板絶縁層上で、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記ソース／ドレイン領域は、第１濃度の第１非シリコン元素を含む第１エピタキシャル層、及び前記第１エピタキシャル層上に配置されて前記第１濃度よりも大きい第２濃度の第２非シリコン元素を含む第２エピタキシャル層を含み、前記バックサイドコンタクトプラグの上面は、少なくとも一部が前記第２エピタキシャル層に接触する。
【０００５】
上記目的を達成するためになされ屋本発明の他の態様による半導体素子は、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含む。
【０００６】
上記目的を達成するためになされ屋本発明の更に他の態様による半導体素子は、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含み、前記垂直領域の中心軸は、前記接触領域の中心軸から水平方向にシフトされる。
【発明の効果】
【０００７】
本発明によれば、犠牲エピタキシャル層を用いてバックサイドコンタクトプラグをソース／ドレイン領域に整列（ａｌｉｇｎ）することにより、接触抵抗が最小化され、信頼性が向上した半導体素子を提供することができる。
【０００８】
本発明の多様且つ有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。
【図面の簡単な説明】
【０００９】
一実施形態による半導体素子を示す概略的な平面図である。
一実施形態による半導体素子の第１例を示す概略的な断面図である。
一実施形態による半導体素子の第１例を示す概略的な部分拡大図である。
一実施形態による半導体素子の第２例を示す概略的な断面図である。
一実施形態による半導体素子の第２例を示す概略的な部分拡大図である。
一実施形態による半導体素子の第３例を示す概略的な断面図である。
一実施形態による半導体素子の第４例を示す概略的な断面図である。
一実施形態による半導体素子の第５例を示す概略的な断面図である。
一実施形態による半導体素子の第６例を示す概略的な断面図である。
一実施形態による半導体素子の第７例を示す概略的な断面図である。
一実施形態による半導体素子の第８例を示す概略的な断面図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。
一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は、図面符号で表記して別途言及する場合を除き、図面に基づいて称するものと理解することができる。
（【００１１】以降は省略されています）

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