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公開番号2024154383
公報種別公開特許公報(A)
公開日2024-10-30
出願番号2024062221
出願日2024-04-08
発明の名称半導体メモリ素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 10/00 20230101AFI20241023BHJP()
要約【課題】半導体メモリ素子の電気的特性及び集積度を向上させる。
【解決手段】半導体メモリ素子は、第1面100A及び対向する第2面100Bを含む基板100、第1下部ゲート電極LGE1及び第1下部ゲート電極から離隔する第1下部活性コンタクトLAC1を含む第1面上の下部活性領域LAR、第1上部ゲート電極UGE1及び第1上部ゲート電極から離隔する第1上部活性コンタクトUAC1を含み、下部活性領域上に積層された上部活性領域UAR、第1上部活性コンタクトを、第1下部活性コンタクトと垂直に重畳し、第1上部活性コンタクトと第1下部活性コンタクトを垂直に互いに連結する第1連結構造体、第1ゲート電極と第1上部活性コンタクトを互いに電気的に連結する第1ノードラインND1を含む第1金属層M1並びに背面金属層BSMを含む。第1上部ゲート電極及び第1下部ゲート電極は互いに連結されて1つの第1ゲート電極GE1を構成する。
【選択図】図3A
特許請求の範囲【請求項１】
第１面及び前記第１面に対向する第２面を含む基板と、
前記第１面上の下部活性領域であって、第１下部ゲート電極及び前記第１下部ゲート電極から離隔された第１下部活性コンタクトを含む、下部活性領域と、
前記下部活性領域上に積層された上部活性領域であって、第１上部ゲート電極及び前記第１上部ゲート電極から離隔された第１上部活性コンタクトを含み、前記第１下部活性コンタクトと垂直に重畳される、上部活性領域と、
前記第１上部活性コンタクトと前記第１下部活性コンタクトとを垂直に互いに連結する第１連結構造体と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記第１上部ゲート電極及び前記第１下部ゲート電極は、互いに連結されて１つの第１ゲート電極を構成し、
前記第１金属層は、前記第１ゲート電極と前記第１上部活性コンタクトを互いに電気的に連結する第１ノードラインを含む、
半導体メモリ素子。
続きを表示（約 1,700 文字）【請求項２】
前記下部活性領域は、第２下部ゲート電極及び前記第２下部ゲート電極から離隔された第２下部活性コンタクトをさらに含み、
前記上部活性領域は、第２上部ゲート電極及び前記第２上部ゲート電極から離隔された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記第２上部活性コンタクトと前記第２下部活性コンタクトは、第２連結構造体を通じて垂直に互いに連結され、
前記第２上部ゲート電極及び前記第２下部ゲート電極は、互いに連結されて１つの第２ゲート電極を構成し、
前記第１金属層は、前記第２ゲート電極と前記第２上部活性コンタクトを互いに電気的に連結する第２ノードラインをさらに含む、
請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１ノードラインは、ＳＲＡＭセルの第１インバータ出力端として使用され、
前記第２ノードラインは、前記ＳＲＡＭセルの第２インバータ出力端として使用される、
請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１及び第２ノードラインは、互いに平行に延長されるバー（ｂａｒ）形状を有する、請求項２に記載の半導体メモリ素子。
【請求項５】
前記下部活性領域は、前記第１下部ゲート電極及び前記第１下部活性コンタクトの間に配置された第２下部活性コンタクトをさらに含み、
前記上部活性領域は、前記第１上部ゲート電極及び前記第１上部活性コンタクトの間に配置された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記背面金属層は、接地ライン及び電源ラインを含み、
前記接地ラインは、前記第２下部活性コンタクトに電気的に連結され、
前記電源ラインは、前記第２上部活性コンタクトに電気的に連結される、
請求項１に記載の半導体メモリ素子。
【請求項６】
前記接地ラインと前記第２下部活性コンタクトを互いに電気的に連結する第１下部ビアと、
前記電源ラインと前記第２上部活性コンタクトを互いに電気的に連結する第２下部ビアと、をさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳される第１部分及び前記第１部分を除いた第２部分を含み、
前記第２下部ビアは、前記第２部分に接続する、
請求項５に記載の半導体メモリ素子。
【請求項７】
前記背面金属層は、ビットラインをさらに含む、請求項５に記載の半導体メモリ素子。
【請求項８】
前記第１金属層は、ワードラインをさらに含む、請求項５に記載の半導体メモリ素子。
【請求項９】
前記下部活性領域は、第１半導体パターン及び前記第１半導体パターン上の第２半導体パターンを含み、
前記第１下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記第１上部ゲート電極は、前記第３及び第４半導体パターンを囲む、
請求項１に記載の半導体メモリ素子。
【請求項１０】
前記下部活性領域は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
前記上部活性領域は、第１プルアップトランジスタ及び第２プルアップトランジスタを含み、
前記第１下部活性コンタクトは、前記第１プルダウントランジスタのソース／ドレーンに連結され、
前記第１上部活性コンタクトは、前記第１プルアップトランジスタのソース／ドレーンに連結され、
前記第１下部ゲート電極は、前記第２プルダウントランジスタのゲートに連結され、
前記第１上部ゲート電極は、前記第２プルアップトランジスタのゲートに連結される、
請求項１に記載の半導体メモリ素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に関し、より詳細にはＳＲＡＭセルを含む半導体メモリ素子及びその製造方法に関するものである。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。電子産業が高度に発展することにつれ、半導体素子の特性に対する要求がますます増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求がますます増加されている。このような要求特性を充足させるために半導体素子内構造はますます複雑になり、また、半導体素子はますます高集積化されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１，２２２，８３１Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は電気的特性及び集積度が向上された半導体メモリ素子を提供することにある。
【０００５】
本発明が解決しようとする他の課題は電気的特性及び集積度が向上された半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の概念による半導体メモリ素子は、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は第１下部ゲート電極及び第１下部ゲート電極から離隔された第１下部活性コンタクトを含み、下部活性領域上に積層された上部活性領域、上部活性領域は第１上部ゲート電極及び第１上部ゲート電極から離隔された第１上部活性コンタクトを含み、第１上部活性コンタクトは第１下部活性コンタクトと垂直に重畳され、第１上部活性コンタクトと第１下部活性コンタクトを垂直に互いに連結する第１連結構造体、第１面上の第１金属層、及び第２面上の背面金属層を含むことができる。第１上部ゲート電極及び第１下部ゲート電極は互いに連結されて１つの第１ゲート電極を構成し、第１金属層は第１ゲート電極と第１上部活性コンタクトを互いに電気的に連結する第１ノードラインを含むことができる。
【０００７】
本発明の他の概念による半導体メモリ素子は、基板の上のＳＲＡＭセルを含むことができる。ＳＲＡＭセルは、背面金属層、背面金属層上の下部活性領域、下部活性領域上の上部活性領域、及び上部活性領域上の第１金属層を含むことができる。下部活性領域は１Ｘ４に配列された４つのＮＭＯＳＦＥＴを含み、上部活性領域は１Ｘ４に配列された４つのＰＭＯＳＦＥＴを含み、下部活性領域は第１パス－ゲートトランジスタ、第２パス－ゲートトランジスタ、第１プルダウントランジスタ、及び第２プルダウントランジスタを含み、上部活性領域は第１プルダウントランジスタ及び第２プルダウントランジスタを含み、第１プルダウントランジスタは第１プルアップトランジスタ上に積層され、第２プルダウントランジスタは第２プルアップトランジスタ上に積層されることができる。
【０００８】
本発明のその他の概念による半導体メモリ素子は、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は下部チャンネルパターン及び下部ソース／ドレーンパターンを含み、下部活性領域上に積層された上部活性領域、上部活性領域は上部チャンネルパターン及び上部ソース／ドレーンパターンを含み、下部チャンネルパターン上の下部ゲート電極、上部チャンネルパターン上の上部ゲート電極、上部ゲート電極及び上部ソース／ドレーンパターン上の層間絶縁膜、基板を貫通して下部ソース／ドレーンパターンに電気的に連結される下部活性コンタクト、層間絶縁膜を貫通して上部ソース／ドレーンパターンに電気的に連結される上部活性コンタクト、上部活性コンタクトは下部活性コンタクトと垂直に重畳される第１部分及び第１部分を除いた第２部分を含み、基板の第２面上の背面金属層、背面金属層は接地ライン及び電源ラインを含み、層間絶縁膜上の第１金属層、接地ラインと下部活性コンタクトを互いに電気的に連結する第１下部ビア、及び電源ラインと上部活性コンタクトの前記第２部分を互いに電気的に連結する第２下部ビアを含むことができる。
【発明の効果】
【０００９】
本発明によれば、ＳＲＡＭセルは１Ｘ４に配列された３次元ＣＭＯＳを含むことができる。本発明のＳＲＡＭセルは１つの活性領域上にＣＭＯＳが提供されるので、セルの面積が最小化されることができ、簡単な構造のレイアウトを有することができる。結果的に、本発明による半導体メモリ素子の集積度及び電気的特性が向上されることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態によるＳＲＡＭセルの等価回路図である。
本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。
図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。
図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
図２Ａ及び図２ＢのＤ－Ｄ’線に沿う断面図である。
本発明の実施形態によるビットセルを構成する層を簡略に示した斜視図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
図１０Ａ及び図１０ＢのＡ－Ａ’線に沿う断面図である。
図１０Ａ及び図１０ＢのＢ－Ｂ’線に沿う断面図である。
図１０Ａ及び図１０ＢのＣ－Ｃ’線に沿う断面図である。
図１０Ａ及び図１０ＢのＤ－Ｄ’線に沿う断面図である。
本発明の他の実施形態による半導体メモリ素子を説明するためのことであって、基板の第１面上の平面図である。
図１２のＡ－Ａ’線に沿う断面図である。
図１２のＢ－Ｂ’線に沿う断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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