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公開番号2024149440
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2024060966
出願日2024-04-04
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/336 20060101AFI20241010BHJP(基本的電気素子)
要約【課題】信頼性を向上させた半導体装置を提供する。
【解決手段】本発明による半導体装置は、基板と、基板の上面上で第1水平方向に延長されるアクティブパターン(以下、AP)と、基板の上面上でAPの側壁を囲むフィールド絶縁膜と、AP上で第1水平方向と交差する第2水平方向に延長される第1ゲート電極と、AP上で第1ゲート電極の少なくとも一側に配置されるS/D領域と、フィールド絶縁膜上でS/D領域を覆う上部層間絶縁膜と、基板、フィールド絶縁膜、及び上部層間絶縁膜を垂直方向に貫通し、S/D領域と第2水平方向に離隔される貫通ビアと、第1ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置されS/D領域と接続されるS/Dコンタクトと、上部層間絶縁膜の内部に配置され貫通ビア及びS/Dコンタクトそれぞれと接続される接続部と、を有し、接続部の第1水平方向の幅は、S/Dコンタクトの第1水平方向の幅より大きい。
【選択図】図4
特許請求の範囲【請求項１】
基板と、
前記基板の上面上で、第１水平方向に延長されるアクティブパターンと、
前記基板の上面上で、前記アクティブパターンの側壁を囲むフィールド絶縁膜と、
前記アクティブパターン上で、前記第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、
前記アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記フィールド絶縁膜上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を垂直方向に貫通し、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記接続部の前記第１水平方向の幅は、前記ソース／ドレインコンタクトの前記第１水平方向の幅より大きいことを特徴とする半導体装置。
続きを表示（約 1,800 文字）【請求項２】
前記ソース／ドレインコンタクトの上面、前記接続部の上面、及び前記貫通ビアの最上面それぞれは、同一平面上に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース／ドレインコンタクトは、側壁及び底面を形成するバリア層と前記バリア層との間を埋めるフィリング層を含み、
前記接続部の側壁は、前記バリア層及び前記フィリング層それぞれと接することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第２水平方向に離隔した第２ゲート電極と、
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を前記垂直方向に貫通し、前記貫通ビアの前記第２水平方向の両側壁と接し、前記第１ゲート電極と前記第２ゲート電極を分離するゲートカットをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記接続部は、側壁及び底面を形成する接続部バリア層と前記接続部バリア層との間を埋める接続部フィリング層を含み、
前記接続部バリア層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接し、
前記接続部フィリング層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接しないことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記アクティブパターン上で、前記垂直方向に互いに離隔して積層され、前記第１ゲート電極によって囲まれる複数のナノシートをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を前記垂直方向に貫通し、前記第１ゲート電極と前記第１水平方向に離隔され、前記アクティブパターンと前記第２水平方向に離隔される貫通ビアトレンチと、
前記貫通ビアトレンチの側壁に沿って配置される貫通ビア絶縁層と、をさらに有し、
前記貫通ビアは、前記貫通ビアトレンチの内部で前記貫通ビア絶縁層の間を埋めることを特徴とする請求項１に記載の半導体装置。
【請求項８】
基板と、
前記基板の上面上で、第１水平方向に延長される第１アクティブパターンと、
前記基板の上面上で、前記第１水平方向に延長され、前記第１アクティブパターンと前記第１水平方向と交差する第２水平方向に離隔される第２アクティブパターンと、
前記第１アクティブパターン上で、前記第２水平方向に延長される第１ゲート電極と、
前記第２アクティブパターン上で、前記第２水平方向に延長され、前記第１ゲート電極と前記第２水平方向に離隔される第２ゲート電極と、
前記第１アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記基板の上面上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延長され、前記基板及び前記上部層間絶縁膜を垂直方向に貫通し、前記第１ゲート電極と前記第２ゲート電極とを分離するゲートカットと、
前記ゲートカットの内部で前記第１水平方向に延長され、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記基板の下面、前記ゲートカットの下面、及び前記貫通ビアの下面それぞれは、同一平面上に形成されることを特徴とする半導体装置。
【請求項９】
前記接続部は、単一膜で形成され、
前記接続部は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと異なる物質を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記接続部の下面は、前記ソース／ドレインコンタクトの下面より高く形成されることを特徴とする請求項８に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ－ＢｒｉｄｇｅＣｈａｎｎｅｌＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
続きを表示（約 4,800 文字）【背景技術】
【０００２】
集積回路装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状又はナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディ（ｂｏｄｙ）を形成し、シリコンボディの表面の上にゲートを形成するマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタが提案された。
【０００３】
このようなマルチゲートトランジスタは、３次元のチャネルを用いるので、スケーリングすることが容易である。
また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。
のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔｃｈａｎｎｅｌｅｆｆｅｃｔ）を効果的に抑制することができる。
従って、このようなマルチゲートトランジスタを用いる半導体装置の信頼性を向上させることが課題となっている。
【先行技術文献】
【特許文献】
【０００４】
特表２０１３－５１５３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体装置における課題点に鑑みてなされたものであって、本発明の目的は、接続部を用いてソース／ドレインコンタクトと貫通ビアの間の接続の信頼性を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面上で、第１水平方向に延長されるアクティブパターンと、前記基板の上面上で、前記アクティブパターンの側壁を囲むフィールド絶縁膜と、前記アクティブパターン上で、前記第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、前記アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、前記フィールド絶縁膜上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を垂直方向に貫通し、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、前記接続部の前記第１水平方向の幅は、前記ソース／ドレインコンタクトの前記第１水平方向の幅より大きいことを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面上で、第１水平方向に延長される第１アクティブパターンと、前記基板の上面上で、前記第１水平方向に延長され、前記第１アクティブパターンと前記第１水平方向と交差する第２水平方向に離隔される第２アクティブパターンと、前記第１アクティブパターン上で、前記第２水平方向に延長される第１ゲート電極と、前記第２アクティブパターン上で、前記第２水平方向に延長され、前記第１ゲート電極と前記第２水平方向に離隔される第２ゲート電極と、前記第１アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、前記基板の上面上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延長され、前記基板及び前記上部層間絶縁膜を垂直方向に貫通し、前記第１ゲート電極と前記第２ゲート電極とを分離するゲートカットと、前記ゲートカットの内部で前記第１水平方向に延長され、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、前記基板の下面、前記ゲートカットの下面、及び前記貫通ビアの下面それぞれは、同一平面上に形成されることを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体装置の他の実施形態は、基板と、基板の上面上で第１水平方向に延長される第１アクティブパターン、基板の上面上で第１水平方向に延長され、第１アクティブパターンと第１水平方向と交差する第２水平方向に離隔される第２アクティブパターン、基板の上面上で第１及び第２アクティブパターンそれぞれの側壁を囲むフィールド絶縁膜、第１アクティブパターン上で垂直方向に互いに離隔して積層される第１複数のナノシート、第２アクティブパターン上で垂直方向に互いに離隔して積層される第２複数のナノシート、第１アクティブパターン上で第２水平方向に延長され、第１複数のナノシートを囲む第１ゲート電極、第２アクティブパターン上で第２水平方向に延長され、第１ゲート電極と第２水平方向に離隔し、第２複数のナノシートを囲む第２ゲート電極、第１アクティブパターン上で第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域、フィールド絶縁膜上でソース／ドレイン領域を覆う上部層間絶縁膜、第１アクティブパターンと第２アクティブパターンの間で第１水平方向に延長され、基板、フィールド絶縁膜、及び上部層間絶縁膜を垂直方向に貫通し、第１ゲート電極及び第２ゲート電極を分離するゲートカット、ゲートカットの内部で第１水平方向に延長され、ソース／ドレイン領域と第２水平方向に離隔する貫通ビア、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置され、ソース／ドレイン領域と接続され、側壁及び底面を形成するバリア層とバリア層との間を埋めるフィリング層を含むソース／ドレインコンタクト、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置され、貫通ビア及びソース／ドレインコンタクトそれぞれと接続され、単一膜で形成され、バリア層及びフィリング層それぞれと接する接続部、基板の下面上に配置される下部層間絶縁膜、及び下部層間絶縁膜の内部に配置され、貫通ビアと接続される下部配線層と、を有し、接続部の第１水平方向の幅は、ソース／ドレインコンタクトの第１水平方向の幅より大きく、基板の下面、ゲートカットの下面、及び貫通ビアの下面それぞれは、同一平面上に形成される。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、接続部を用いて第１ソース／ドレインコンタクトと貫通ビアとの間を接続する。
これにより、第１ソース／ドレインコンタクトと貫通ビアの間の接続の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
本発明の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
図１のＡ－Ａ’線に沿って切断した断面図である。
図１のＢ－Ｂ’線に沿って切断した断面図である。
図１のＣ－Ｃ’線に沿って切断した断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
図３７のＤ－Ｄ’線に沿って切断した断面図である。
図３７のＥ－Ｅ’線に沿って切断した断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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