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公開番号2024151296
公報種別公開特許公報(A)
公開日2024-10-24
出願番号2024002505
出願日2024-01-11
発明の名称半導体素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H01L 21/336 20060101AFI20241017BHJP(基本的電気素子)
要約【課題】電気的特性が向上された半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、活性パターンを含む基板、前記活性パターン上で互いに垂直に離隔された第1及び第2半導体パターン、前記第1及び第2半導体パターンに連結されたソースドレーンパターン、前記第1及び第2半導体パターンの間のゲート電極、及び前記ゲート電極を囲むゲート絶縁パターンを含む。前記ゲート絶縁パターンは、前記ゲート電極を囲む高誘電パターン、前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサー、及び前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンを含む。前記マスク絶縁パターンは前記内側スペーサーに対してエッチング選択比を有する。
【選択図】図6A
特許請求の範囲【請求項１】
活性パターンを含む基板と、
前記活性パターン上で互いに垂直に離隔された第１半導体パターンと及び第２半導体パターンと、
前記第１半導体パターンと及び前記第２半導体パターンに連結されたソースドレーンパターンと、
前記第１半導体パターンと及び前記第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、を含み、
前記マスク絶縁パターンは、前記内側スペーサーに対してエッチング選択比を有する、
半導体素子。
続きを表示（約 830 文字）【請求項２】
前記マスク絶縁パターンは、前記内側スペーサーに向かう一側壁を有し、
前記マスク絶縁パターンの前記一側壁は、前記ゲート電極に向かって凹んだプロファイルを有する、請求項１に記載の半導体素子。
【請求項３】
前記マスク絶縁パターンは、前記第１半導体パターンから離隔される請求項１に記載の半導体素子。
【請求項４】
前記マスク絶縁パターンは、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物、シリコン炭酸窒化物、アルミニウム酸化物、ランタン酸化物、及びチタニウム酸化物の中で少なくとも１つを含む、請求項１に記載の半導体素子。
【請求項５】
前記マスク絶縁パターンの少なくとも一部が前記内側スペーサーの内に埋め込まれている、請求項１に記載の半導体素子。
【請求項６】
前記内側スペーサーは、前記マスク絶縁パターンの上面及び下面のうちの少なくとも１つを覆っている、請求項１に記載の半導体素子。
【請求項７】
前記内側スペーサーは、前記ゲート電極に向かう外側壁を有し、
前記マスク絶縁パターンは、前記内側スペーサーの前記外側壁から前記ゲート電極に向かって突出している、請求項１に記載の半導体素子。
【請求項８】
前記高誘電パターンと前記第１半導体パターンとの間の水平絶縁パターンをさらに含み、
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、請求項１に記載の半導体素子。
【請求項９】
前記水平絶縁パターンは、前記内側スペーサーと前記ソースドレーンパターンとの間にさらに延在している、請求項８に記載の半導体素子。
【請求項１０】
前記水平絶縁パターンは、その内部にエアギャップを有する、請求項８に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されることができる。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１，０６９，７９３Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が達成しようとする一技術的課題は電気的特性が向上された半導体素子及びその製造方法を提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【０００６】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、第１及び第２半導体パターンに連結されたソースドレーンパターン、第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。前記ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサー、及び高誘電パターンと内側スペーサーとの間のマスク絶縁パターンを含むことができる。マスク絶縁パターンは内側スペーサーに対してエッチング選択比を有することができる。
【０００７】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、第１及び第２半導体パターンに連結されたソースドレーンパターン、第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンとソースドレーンパターンとの間の内側スペーサー、及び高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンを含むことができる。マスク絶縁パターンは第１半導体パターンから離隔されることができる。
【０００８】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔されて積層された複数の半導体パターン、複数の半導体パターンに連結されたソースドレーンパターン、複数の半導体パターンの中で第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンとソースドレーンパターンとの間の内側スペーサー、高誘電パターンと内側スペーサーとの間のマスク絶縁パターン、及び高誘電パターンと第１半導体パターンとの間の水平絶縁パターンを含むことができる。水平絶縁パターンは第１半導体パターンと内側スペーサーとの間に延在することができる。
【０００９】
本発明による半導体素子の製造方法は、互いに交互に積層された活性層及び犠牲層を含む積層パターンを形成すること、積層パターン上に犠牲パターンを形成すること、犠牲パターンをマスクで積層パターンをエッチングして、犠牲パターンの両側に一対のリセスを形成し、活性層の残部から互いに垂直に離隔された第１半導体パターン及び第２半導体パターンを形成すること、一対のリセス内に一対のソースドレーンパターンを形成すること、犠牲パターン及び犠牲層を除去して、第１及び第２半導体パターンを露出すること、及び第１及び第２半導体パターンの露出された面上にゲート絶縁パターン及びゲート電極を順次的に形成することを含むことができる。一対のソースドレーンパターンの間、及び第１及び第２半導体パターンの間で内側領域が定義されることができる。ゲート絶縁パターンを形成することは、内側領域の内壁を覆う内側スペーサー膜を形成すること、内側領域内で内側スペーサー膜を覆うマスク絶縁膜を形成すること、及びマスク絶縁膜をエッチングマスクで内側スペーサー膜をエッチングして内側スペーサーを形成し、マスク絶縁膜の残部からマスク絶縁パターンを形成することを含むことができる。
【発明の効果】
【００１０】
本発明の概念によれば、高誘電パターンは水平絶縁パターンとマスク絶縁パターンが会う領域で相対的にラウンドにならない角を有することができる。その結果、水平である方向に沿って移動しても、ゲート電極と半導体パターンとの間の垂直になる方向への距離（即ち、ゲート絶縁パターンの厚さ）が一定に維持されることができ、半導体素子の電気的特性及び信頼性が向上されることができる。
（【００１１】以降は省略されています）

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