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公開番号2024146745
公報種別公開特許公報(A)
公開日2024-10-15
出願番号2024008703
出願日2024-01-24
発明の名称半導体装置及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 12/00 20230101AFI20241004BHJP()
要約【課題】集積度が向上した半導体装置及びその製造方法を提供する。
【解決手段】第1方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第1方向と交差する第2方向に互いに隣接する第1活性パターン及び第2活性パターン、前記第1活性パターン上で前記第1方向に沿って延長される第1ビットライン、前記第2活性パターン上で前記第1方向に沿って延長される第2ビットライン、前記第1ビットライン及び前記第2ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含む半導体装置が提供される。前記内側スペーサーは前記ビットライン連結体の前記内側面を覆い、前記第1ビットラインの内側面及び前記第2ビットラインの内側面上に延長される。
【選択図】図4A
特許請求の範囲【請求項１】
第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板と、
前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターンと、
前記第１活性パターン上で前記第１方向に沿って延長される第１ビットラインと、
前記第２活性パターン上で前記第１方向に沿って延長される第２ビットラインと、
前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記ビットライン連結体の内側面上の内側スペーサーと、
前記ビットライン連結体の外側面上の外側スペーサーと、を含む半導体装置であって、
前記内側スペーサーは、前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長される、半導体装置。
続きを表示（約 720 文字）【請求項２】
前記ビットライン連結体は、前記内側スペーサー及び前記外側スペーサーの間に介在する、請求項１に記載の半導体装置。
【請求項３】
前記周辺領域は、スクライブレーン領域又はペリ領域である、請求項１に記載の半導体装置。
【請求項４】
前記ビットライン連結体は、前記周辺領域に向かってラウンドになった、請求項１に記載の半導体装置。
【請求項５】
前記外側スペーサーは、前記周辺領域に向かってラウンドになった、請求項１に記載の半導体装置。
【請求項６】
前記外側スペーサーは、前記ビットライン連結体の前記外側面を囲む、請求項１に記載の半導体装置。
【請求項７】
前記外側スペーサーは、前記ビットライン連結体の前記外側面を覆い、前記第１ビットラインの外側面及び前記第２ビットラインの外側面上に延長される、請求項１に記載の半導体装置。
【請求項８】
前記内側スペーサーは、前記第１ビットラインの前記内側面上に順に提供される複数のサブスペーサーを含み、
前記外側スペーサーは、前記第１ビットラインの外側面上に順に提供される複数のサブスペーサーを含む、請求項１に記載の半導体装置。
【請求項９】
前記第２方向に対する前記第１及び第２ビットラインのピッチは、０ｎｍより大きく、１３０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項１０】
前記第２方向に対する前記第１ビットラインの幅は、０ｎｍより大きく、１４ｎｍ以下である、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体に関し、より具体的には、半導体装置及びその製造方法に関するものである。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体装置は論理データを格納する半導体メモリ素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体装置等に区分することができる。
【０００３】
最近の電子機器の高速化、低消費電力化に応じてこれに内装される半導体装置にもやはり速い動作速度及び／又は低い動作電圧等が要求されている。このような要求特性を充足させるために半導体装置はより高集積化されており、このための多くの研究が進められている。
【先行技術文献】
【特許文献】
【０００４】
米国特許１０，７６３，２６４Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする一技術的課題は集積度が向上した半導体装置及びその製造方法を提供することにある。
【０００６】
本発明が達成しようとする他の技術的課題は電気的特性及び信頼性が向上した半導体装置を提供することにある。
【０００７】
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されていないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含むことができる。前記内側スペーサーは前記ビットライン連結体の前記内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長され得る。
【０００９】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、及び前記ビットライン連結体の外側面上の外側スペーサーを含むことができる。前記内側スペーサーは、前記周辺領域に向かってラウンドになることができる。
【００１０】
本発明による半導体装置は、第１方向に互いに隣接するセルブロック領域及び周辺領域を含む基板、前記セルブロック領域上で前記第１方向と交差する第２方向に互いに隣接する第１活性パターン及び第２活性パターン、前記第１活性パターン上で前記第１方向に沿って延長される第１ビットライン、前記第２活性パターン上で前記第１方向に沿って延長される第２ビットライン、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体、前記ビットライン連結体の内側面上の内側スペーサー、前記ビットライン連結体の外側面上の外側スペーサー、前記第１ビットラインと第１活性パターンとの間、及び前記第２ビットラインと前記第２活性パターンとの間のビットラインノードコンタクト、前記第１及び第２活性パターンのエッジ部上のストレージノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、及び前記ランディングパッド上のデータ格納パターンを含むことができる。前記内側スペーサーは前記ビットライン連結体の内側面を覆い、前記第１ビットラインの内側面及び前記第２ビットラインの内側面上に延長され得る。
（【００１１】以降は省略されています）

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