特許ウォッチ

公開番号2025170140
公報種別公開特許公報(A)
公開日2025-11-14
出願番号2025153173,2021154356
出願日2025-09-16,2021-09-22
発明の名称変換回路
出願人株式会社デンソー
代理人弁理士法人サトー
主分類H03M 1/60 20060101AFI20251107BHJP(基本電子回路)
要約【課題】ラッチ回路のレイアウト占有面積を縮小化できるようにした変換回路を提供する。
【解決手段】A/D変換回路1は、パルス信号を反転遅延して出力する遅延ユニットDUを複数個直列に接続してなるパルス遅延回路2を用いて、アナログ入力信号Vinを数値データに変換する。マスタラッチ回路21m…24mは、パルス遅延回路2から出力される遅延パルス群の出力P1、P2、P3、…、Pnの状態を互いに異なるクロックCK1…CK4により保持する。スレーブラッチ回路21s…24sは、マスタラッチ回路21m…24mの出力をクロックCK1により保持する。
【選択図】図1
特許請求の範囲【請求項１】
パルス信号を遅延出力する複数の遅延ユニット（ＤＵ）を直列接続して構成され、前記複数の遅延ユニットから遅延パルス群を出力するパルス遅延回路（２）を用いて電圧（Ｖｉｎ）を数値データ（ＤＴＡ）に変換する変換回路であって、
前記パルス遅延回路から出力される前記遅延パルス群の出力（Ｐ１、Ｐ２、Ｐ３、…、Ｐｎ）の状態を互いに異なる第１クロック（ＣＫ１…ＣＫ４）により保持するマスタラッチ回路（２１ｍ…２４ｍ）、及び、前記マスタラッチ回路の出力を第２クロック（ＣＫ１）により保持するスレーブラッチ回路（２１ｓ…２４ｓ）、をそれぞれ備える複数のラッチ回路（２１、２２、２３、２４）と、
複数の前記スレーブラッチ回路の後段にエンコーダを備え、前記複数のスレーブラッチ回路の出力データに基づいて前記数値データに変換する変換部（６０；３６０）と、を備え、
前記複数のうち少なくとも２つ以上の前記スレーブラッチ回路は、前記第１クロックに基づく前記第２クロックを共通入力して前記出力データを保持し、
前記複数のラッチ回路は、前記マスタラッチ回路の後段に前記スレーブラッチ回路が直ぐに縦続接続されている変換回路。
続きを表示（約 500 文字）【請求項２】
前記マスタラッチ回路は、帰還回路を備えて出力を保持するスタティック型に構成されると共に、前記スレーブラッチ回路は、前記帰還回路を備えることなく前記出力データを保持するダイナミック型に構成されている請求項１記載の変換回路。
【請求項３】
前記パルス遅延回路は、リング状に前記複数の遅延ユニットを配置したリングディレイラインにより構成されている請求項１又は２に記載の変換回路。
【請求項４】
前記パルス遅延回路は、非リング状に前記複数の遅延ユニットを配置したオープンディレイラインにより構成されている請求項１又は２に記載の変換回路。
【請求項５】
前記第２クロックは、前記複数のラッチ回路を構成する全ての前記スレーブラッチ回路に共通入力して供給される請求項１から４の何れか一項に記載の変換回路。
【請求項６】
前記エンコーダが前記出力データを読込むクロックとして、前記第１クロック（ＣＫ１、ＣＫ２、…、ＣＫｍ）又は前記第２クロック（ＣＫ１）の元となるマスタクロック（ＣＫｓ）を用いる請求項１から５の何れか一項に記載の変換回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、パルス信号を遅延して出力するパルス遅延ユニットを複数個接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換する変換回路に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
従来、Ａ／Ｄ変換回路は、その構成を簡単化しながら高分解能のデジタル値、数値データを取得できるように開発が進められている（例えば、特許文献１参照）。特許文献１記載のＡ／Ｄ変換装置は、各種ゲート回路からなる遅延ユニットを複数個従属接続してなるパルス遅延回路を構成し、この遅延ユニットに電源電圧としてＡ／Ｄ変換対象となるアナログ入力信号を供給しており、これにより時間領域処理型のＡ／Ｄ変換回路として構成している。
【０００３】
この特許文献１にて採用しているＡ／Ｄ変換方式では、リング状に遅延ユニットを配置したパルス遅延回路がパルス信号を伝送しているが、このときパルス信号は各遅延ユニットの電源電圧に依存するパルス信号遅延時間に対応した速度にて伝搬する。そして、パルス信号が所定のサンプリング時間内に通過した遅延ユニットの個数をカウントすることでアナログ入力信号を数値データに変換している。この特許文献１記載のＡ／Ｄ変換回路は、クロックエッジシフト（ＣＫＥＳ）型ＴＡＤ（Time-A/D converter）方式のＡ／Ｄ変換回路と称されＣＫＥＳ－ＴＡＤと略されることもある。
【先行技術文献】
【特許文献】
【０００４】
特開２００４－００７３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１記載のＡ／Ｄ変換回路は、複数のｍ個（例えば４個）のサンプリングクロックで動作する複数のラッチ回路をパルス位置読込み保持部として備え、それぞれパルス位置を数値化するエンコーダのアドレスを制御する構成である。
【０００６】
このＡ／Ｄ変換回路は、複数個のサンプリングクロックによりそれぞれ独立して動作するマスタスレーブ型のＤフリップフロップをラッチ回路として用いているが、それぞれ独立した個別のクロック信号で動作している。そのため、クロック配線数が多くなり、ラッチ回路のレイアウト占有面積が増してしまう。その結果、ＩＣチップを占有する回路面積が大きくなる。
【０００７】
すなわち、ラッチ回路のレイアウト占有面積が大きいことで、遅延パルス群の読取り配線が長くなり、それに起因する寄生容量、寄生抵抗による寄生成分が大きくなる。その結果、ラッチ入力信号の立上り時間が増大して、遅延パルス出力波形が鈍ることになり、ラッチ回路が不安定動作する。ＣＭＯＳプロセス製造技術の微細化によりＡ／Ｄ変換回路の性能向上効果が阻害されることがある。
【０００８】
本発明の目的は、ラッチ回路のレイアウト占有面積を縮小化できるようにした変換回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、パルス信号を遅延出力する複数の遅延ユニットを直列接続して構成され遅延ユニットから遅延パルス群を出力するパルス遅延回路を用いてアナログ入力信号を数値データに変換する変換回路である。
【００１０】
複数のラッチ回路は、マスタラッチ回路及びスレーブラッチ回路をそれぞれ備える。
マスタラッチ回路は、パルス遅延回路から出力される遅延パルス群の出力の状態を互いに異なる第１クロックにより保持する。スレーブラッチ回路は、マスタラッチ回路の出力を第２クロックにより保持する。変換部は、複数のスレーブラッチ回路の出力データに基づいて数値データに変換する。
（【００１１】以降は省略されています）

関連特許