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公開番号2025158028
公報種別公開特許公報(A)
公開日2025-10-16
出願番号2024060453
出願日2024-04-03
発明の名称半導体装置及び製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20251008BHJP()
要約【課題】ソースコンタクト抵抗を低減することができる。
【解決手段】半導体装置は、第1電極と、前記第1電極に対して第1方向に離隔して配置される第2電極と、前記第1方向と交差する第2方向において前記第2電極に対向して配置される制御電極と、前記第2電極と前記制御電極との間に設けられる第1絶縁部と、前記第1電極と前記第2電極との間に設けられる半導体層と、前記半導体層内の前記第2電極と前記第1絶縁部との間に設けられ、前記第2電極とショットキー接合で接続される第1領域と、前記第1領域に接合されて前記第1電極側に配置され、前記第2電極とショットキー接合で接続され、前記第1領域の少なくとも一部よりも前記第2方向における幅が狭い第2領域と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
前記第１電極に対して第１方向に離隔して配置される第２電極と、
前記第１方向と交差する第２方向において前記第２電極に対向して配置される制御電極と、
前記第２電極と前記制御電極との間に設けられる第１絶縁部と、
前記第１電極と前記第２電極との間に設けられる半導体層と、
前記半導体層内の前記第２電極と前記第１絶縁部との間に設けられ、前記第２電極とショットキー接合で接続される第１領域と、
前記第１領域に接合されて前記第１電極側に配置され、前記第２電極とショットキー接合で接続され、前記第１領域の少なくとも一部よりも前記第２方向における幅が狭い第２領域と、を備える、
半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１領域は、前記第２領域よりも高い不純物濃度を有する、
請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、前記第１電極が配置される第１面と、
前記第２電極が配置され、前記第１面と反対側の第２面と、を有し、
前記第２電極は、前記第２面から前記第１面側に伸び、前記第１領域及び前記第２領域とショットキー接合で接続される凸部を有する、
請求項１に記載の半導体装置。
【請求項４】
前記制御電極と隣接して、前記制御電極から前記第２面側に配置される第２絶縁部をさらに備え、
前記第１領域は、前記第２面側から、少なくとも前記制御電極と前記第２絶縁部との界面に達する位置まで配置される、
請求項３に記載の半導体装置。
【請求項５】
前記制御電極の前記第２方向の幅は、前記第２絶縁部の前記第２電極と対向する箇所の少なくとも一部の前記第２方向の幅よりも大きい、
請求項４に記載の半導体装置。
【請求項６】
前記第１領域における前記第２絶縁部と対向する箇所の少なくとも一部の前記第２方向の幅は、前記第２領域における前記第２方向の幅よりも大きい、
請求項４に記載の半導体装置。
【請求項７】
前記第２電極は、第１金属層と、
前記第１金属層と前記半導体層との間に設けられ、前記第１金属層よりも高い仕事関数を有し、前記第１領域及び前記第２領域とショットキー接合で接続される第２金属層と、を含む、
請求項１に記載の半導体装置。
【請求項８】
前記制御電極と前記第１電極との間に配置されるフィールドプレートを備える、
請求項１に記載の半導体装置。
【請求項９】
前記第１電極はドレイン電極であり、前記第２電極はソース電極であり、前記制御電極は前記ソース電極と前記ドレイン電極との間を流れる電流を制御するゲート電極である、
請求項１に記載の半導体装置。
【請求項１０】
半導体層の一主面から第１トレンチを形成し、
前記第１トレンチの底部側の側壁をエッチングして、面方向に膨らんだ胴部を形成し、
前記胴部の表面に第１絶縁部を形成し、
前記第１絶縁部に接するように制御電極を形成し、
前記制御電極の上に第２絶縁部を形成し、
前記第１絶縁部を挟んで前記制御電極及び前記第２絶縁部に対向するように、前記半導体層に不純物イオンを注入して第１領域を形成し、
前記半導体層と前記第１領域との間の第２領域、及び前記第１領域とショットキー接合で接続される第１金属層を形成する、
半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置及び製造方法に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
ゲート電極に印加する電圧によりショットキー障壁の高さを制御してオン状態およびオフ状態を切り替える半導体装置においては、ソースコンタクト抵抗が低いことが好ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－２２０７４号公報
特開２０２３－６０１５４号公報
特開２０２３－１３６８７４号公報
特開２０２１－１５０４８３号公報
特開２０２０－４３２４３号公報
特開２０１９－３９６８号公報
特表２００８－５３６３１６号公報
特開２０１１－９３８７号公報
特開２０１１－１８１８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ソースコンタクト抵抗を低減することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体装置は、第１電極と、
前記第１電極に対して第１方向に離隔して配置される第２電極と、
前記第１方向と交差する第２方向において前記第２電極に対向して配置される制御電極と、
前記第２電極と前記制御電極との間に設けられる第１絶縁部と、
前記第１電極と前記第２電極との間に設けられる半導体層と、
前記半導体層内の前記第２電極と前記第１絶縁部との間に設けられ、前記第２電極とショットキー接合で接続される第１領域と、
前記第１領域に接合されて前記第１電極側に配置され、前記第２電極とショットキー接合で接続され、前記第１領域の少なくとも一部よりも前記第２方向における幅が狭い第２領域と、を備える。
【図面の簡単な説明】
【０００６】
本開示の実施形態に係る半導体装置を例示する模式的断面図である。
図１のピラー部及び周辺部を拡大した図である。
本開示の実施形態に係る半導体装置の立体構造の模式図である。
本開示の実施形態に係る半導体素子のフィールドプレートの形成工程を示す図である。
本開示の実施形態に係る半導体素子の半導体層の第１の酸化工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第１の成膜工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第２の成膜工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第１のエッチバック工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第１の除去工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第２の除去工程を示す図である。
本開示の実施形態に係る半導体素子の半導体層の第２の酸化工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第３の除去工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜のハーフエッチバック工程を示す図である。
本開示の実施形態に係る半導体素子の胴部領域の形成工程を示す図である。
本開示の実施形態に係る半導体素子の半導体層の第３の酸化工程を示す図である。
本開示の実施形態に係る半導体素子の制御電極の形成工程を示す図である。
本開示の実施形態に係る半導体素子の制御電極のエッチバック工程を示す図である。
本開示の実施形態に係る半導体素子の第２絶縁部の形成工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁部のエッチバック工程を示す図である。
本開示の実施形態に係る半導体素子のメサ部の第１の形成工程を示す図である。
本開示の実施形態に係る半導体素子のメサ部の第２の形成工程を示す図である。
本開示の実施形態に係る半導体素子の半導体層の第４の酸化工程を示す図である。
本開示の実施形態に係る半導体素子の不純物のドープ及び熱拡散工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第３の成膜工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁膜の第２のエッチバック工程を示す図である。
本開示の実施形態に係る半導体素子のトレンチの形成工程を示す図である。
本開示の実施形態に係る半導体素子の絶縁部のエッチング工程を示す図である。
本開示の実施形態に係る半導体素子の第１金属層のメタル成膜工程を示す図である。
本開示の実施形態に係る半導体素子の第２金属層のメタル成膜工程を示す図である。
一比較例に係る半導体装置の構成を示す第１の図である。
一比較例に係る半導体装置の構成を示す第２の図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
また、説明の便宜上、図１等に示すように、ＸＹＺ直交座標系を採用する。Ｚ軸方向は、半導体装置の積層方向（厚さ方向）である。Ｙ軸方向は、半導体装置の平面方向のうちの一方向であり、より具体的には複数の半導体素子が配列される方向である。また、Ｚ軸方向のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。本明細書では、Ｚ軸方向、Ｙ軸方向、及びＸ軸方向を、それぞれ第１方向Ｚ、第２方向Ｙ、及び第３方向Ｘとも呼ぶ。
【０００９】
また、以下の説明において、各導電形における不純物濃度の相対的な高低を表すために、ｎ
＋
、ｎ、ｎ
－
、および、ｐ
＋
、ｐ、ｐ
－
の表記を用いる場合がある。すなわち、ｎ
＋
はｎよりもｎ形不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ
＋
はｐよりもｐ形不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ形不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。本明細書では、ｎ形、ｎ
＋
形およびｎ
－
形第１導電形とも呼ぶ。また、本明細書では、ｐ形、ｐ
＋
形およびｐ
－
形は第２導電形とも呼ぶ。なお、以下の説明において、ｎ形とｐ形は反転されてもよい。
【００１０】
また、半導体領域の不純物濃度は、たとえば、二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、たとえば、走査型静電容量顕微鏡法（Scanning Capacitance Microscopy：ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。
（【００１１】以降は省略されています）

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