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公開番号2025155255
公報種別公開特許公報(A)
公開日2025-10-14
出願番号2024058971
出願日2024-04-01
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20251006BHJP()
要約【課題】耐圧を向上できる半導体装置を提供すること。
【解決手段】半導体装置1は、上部電極31と、下部電極32と、半導体層10と、複数のトレンチ構造部(複数のゲートトレンチ部40、第1終端トレンチ部50A)と、を備える。複数のゲートトレンチ部40のそれぞれは、第1方向Xにおいてセルメサ部21に隣接する。第1終端トレンチ部50Aは、第1方向Xにおいて終端メサ部22に隣接し、第2方向Yに延びる。第1終端トレンチ部50Aの第1方向の幅は、ゲートトレンチ部40の第1方向の幅よりも大きい。第1終端トレンチ部50Aの下端は、ゲートトレンチ部40の下端よりも下方に位置する。
【選択図】図2
特許請求の範囲【請求項１】
上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、
前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、
を備え、
前記複数のメサ部は、
第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、
前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、
を有し、
前記複数のトレンチ構造部は、
前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、
前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、
を有し、
前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きく、
前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも下方に位置する、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記導電部材の前記第１方向の幅は、前記ゲート電極の前記第１方向の幅よりも大きく、
前記導電部材の下端は、前記ゲート電極の下端よりも下方に位置する、請求項１に記載の半導体装置。
【請求項３】
前記第１終端トレンチ部に連続して前記第２方向に延びる第２終端トレンチ部をさらに備え、
前記第２終端トレンチ部の前記第２方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きく、
前記第２終端トレンチ部の下端は、前記ゲートトレンチ部の前記下端よりも下方に位置する、請求項１または２に記載の半導体装置。
【請求項４】
上部電極と、
下部電極と、
前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、
前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、
を備え、
前記複数のメサ部は、
第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、
前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、
を有し、
前記複数のトレンチ構造部は、
前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、
前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、
を有し、
前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも上方に位置し、且つ、前記終端メサ部における前記第４半導体層と前記第１半導体層との接合部よりも下方に位置する、半導体装置。
【請求項５】
前記導電部材の下端は、前記ゲート電極の下端よりも上方に位置し、且つ、前記第４半導体層と前記第１半導体層との前記接合部よりも下方に位置する、請求項４に記載の半導体装置。
【請求項６】
前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅以下である、請求項４または５に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
縦型のパワーデバイスにおいてトレンチゲート構造が広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
特許第６２０８６１２号公報
特許第６１２７０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、耐圧を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、上部電極と、下部電極と、前記上部電極と前記下部電極との間に位置する半導体層であって、第１方向に並び、前記第１方向に直交する第２方向に延びる複数のメサ部を有する半導体層と、前記第１方向において前記メサ部に隣接し、前記第２方向に延びる複数のトレンチ構造部と、を備える。前記複数のメサ部は、第１導電型の第１半導体層と、前記第１半導体層上に設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられ、前記第１半導体層よりも第１導電型不純物濃度が高く、前記上部電極に接する第１導電型の第３半導体層と、をそれぞれが有する複数のセルメサ部と、前記第１方向において前記複数のメサ部の端に位置し、前記第１半導体層と、前記第１半導体層上に設けられ、前記上部電極に接する第２導電型の第４半導体層とを有し、前記第３半導体層を有さない終端メサ部と、を有する。前記複数のトレンチ構造部は、前記第１方向において前記セルメサ部に隣接し、ゲート電極と、前記ゲート電極と前記セルメサ部との間に設けられた第１絶縁膜と、をそれぞれが有する複数のゲートトレンチ部と、前記第１方向において、前記複数のトレンチ構造部の端に位置し、前記終端メサ部に隣接し、導電部材と、前記導電部材と前記終端メサ部との間に設けられた第２絶縁膜と、を有する第１終端トレンチ部と、を有する。前記第１終端トレンチ部の前記第１方向の幅は、前記ゲートトレンチ部の前記第１方向の幅よりも大きい。前記第１終端トレンチ部の下端は、前記ゲートトレンチ部の下端よりも下方に位置する。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の模式平面図である。
図１のＡ－Ａ線における模式断面斜視図である。
第２実施形態の半導体装置の模式平面図である。
図３のＢ－Ｂ線における模式断面斜視図である。
（ａ）及び（ｂ）は、シミュレーション結果を示すグラフである。
シミュレーション結果を示すグラフである。
（ａ）及び（ｂ）は、シミュレーション結果を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
【０００８】
［第１実施形態］
図１及び図２を参照して、第１実施形態の半導体装置１について説明する。半導体装置１は、上部電極３１と、下部電極３２と、半導体層１０と、複数のトレンチ構造部４０、５０Ａとを備える。なお、図２において、上部電極３１に覆われる部分の構成を見やすくするため、上部電極３１を２点鎖線で表している。
【０００９】
半導体装置１は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。上部電極３１はＭＯＳＦＥＴにおけるソース電極であり、下部電極３２はＭＯＳＦＥＴにおけるドレイン電極である。例えば、下部電極３２に正電位が与えられ、上部電極３１にグランド電位が与えられる。後述するゲート電極４１のゲート電圧が閾値電圧より高くされたオン状態において、半導体層１０を通じて、上部電極３１と下部電極３２との間を縦方向（第３方向Ｚ）に電流が流れる。第３方向Ｚにおいて、下部電極３２から上部電極３１に向かう方向を上または上方とし、上部電極３１から下部電極３２に向かう方向を下または下方とする。また、本明細書において、ある特定方向の幅とは、その特定方向における最大幅を表す。
【００１０】
半導体層１０は、第３方向Ｚにおいて、上部電極３１と下部電極３２との間に位置する。半導体層１０は、第１方向Ｘに並び、第２方向Ｙに延びる複数のメサ部２１、２２を有する。第１方向Ｘ及び第２方向Ｙは、第３方向Ｚに垂直な面内で互いに直交する。半導体層１０は、例えば、シリコン層である。半導体層１０は、炭化シリコン層、または窒化ガリウム層であってもよい。本明細書では、半導体層１０の導電型において、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
（【００１１】以降は省略されています）

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