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公開番号2025156898
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2024059642
出願日2024-04-02
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20251007BHJP()
要約【課題】耐量を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第1導電形の第2半導体領域と、第2導電形の第3半導体領域と、第1導電形の第4半導体領域と、第1導電部と、第2導電形の第5半導体領域と、第2導電部と、第2電極と、を備える。第4半導体領域の上面から第1絶縁層の下端までの第1方向における第1深さは、1.05μm以上である。第4半導体領域の上面から第1半導体領域と第2半導体領域との境界までの第1方向における距離は、2.8μm以上である。第1深さに対する、前記距離の比は、2.15以上3.05以下である。第4半導体領域の上面から第2絶縁層の下端までの第1方向における第2深さは、1.05μm以上である。第2深さに対する距離の比は、2.15以上3.05以下である。
【選択図】図3
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに位置する第２部分と、を含み、前記第１半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する、第１導電形の第２半導体領域と、
前記第１部分の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、第１絶縁層を介して前記第３半導体領域と対面する第１導電部であって、前記第４半導体領域の上面から前記第１絶縁層の下端までの前記第１方向における第１深さが１．０５μｍ以上であり、前記第４半導体領域の前記上面から前記第１半導体領域と前記第２半導体領域との境界までの前記第１方向における距離が２．８μｍ以上であり、前記第１深さに対する前記距離の比が、２．１５以上３．０５以下である、前記第１導電部と、
前記第２部分の上に設けられた第２導電形の第５半導体領域と、
前記第２方向において第２絶縁層を介して前記第５半導体領域と対面する第２導電部であって、前記第４半導体領域の上面から前記第２絶縁層の下端までの前記第１方向における第２深さが１．０５μｍ以上であり、前記第２深さに対する前記距離の比が、２．１５以上３．０５以下である、前記第２導電部と、
前記第３半導体領域、前記第４半導体領域、及び前記第５半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
続きを表示（約 610 文字）【請求項２】
前記第３半導体領域は、
前記第２方向において前記第１導電部と対面するチャネル部と、
前記第２電極と接するコンタクト部と、
を含み、
前記コンタクト部における第２導電形の不純物濃度は、前記チャネル部における第２導電形の不純物濃度よりも高く、
前記コンタクト部は、前記第１方向及び前記第２方向に垂直な第３方向において、前記第４半導体領域と並ぶ、請求項１に記載の半導体装置。
【請求項３】
前記コンタクト部の前記第３方向における長さに対する、前記第４半導体領域の前記第３方向における長さの比は、５以上９以下である、請求項２に記載の半導体装置。
【請求項４】
複数の前記コンタクト部と複数の前記第４半導体領域が、前記第３方向において交互に並べられた、請求項３に記載の半導体装置。
【請求項５】
前記距離は、２．８μｍ以上３．２μｍ以下である、請求項１に記載の半導体装置。
【請求項６】
前記第１深さに対する前記距離の比は、２．１５以上２．９５未満であり、
前記第２深さに対する前記距離の比は、２．１５以上２．９５未満である、請求項１に記載の半導体装置。
【請求項７】
前記第２導電部の下端は、前記第１導電部の下端よりも下方に位置する、請求項１～６のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の耐量は、高いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１６８６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、耐量を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第１導電部と、第２導電形の第５半導体領域と、第２導電部と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第１面に沿って前記第１部分の周りに位置する第２部分と、を含む。前記第１半導体領域は、前記第１半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する。前記第３半導体領域は、前記第１部分の上に設けられている。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記第１導電部は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、第１絶縁層を介して前記第３半導体領域と対面する。前記第４半導体領域の上面から前記第１絶縁層の下端までの前記第１方向における第１深さは、１．０５μｍ以上である。前記第４半導体領域の前記上面から前記第１半導体領域と前記第２半導体領域との境界までの前記第１方向における距離は、２．８μｍ以上である。前記第１深さに対する、前記距離の比は、２．１５以上３．０５以下である。前記第５半導体領域は、前記第２部分の上に設けられている。前記第２導電部は、前記第２方向において第２絶縁層を介して前記第５半導体領域と対面する。前記第４半導体領域の上面から前記第２絶縁層の下端までの前記第１方向における第２深さは、１．０５μｍ以上である。前記第２深さに対する前記距離の比は、２．１５以上３．０５以下である。前記第２電極は、前記第３半導体領域、前記第４半導体領域、及び前記第５半導体領域の上に設けられている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置を示す平面図である。
図２は、図１の部分IIを拡大した斜視断面図である。
図３は、図１のIII－III断面図である。
図４（ａ）及び図４（ｂ）は、実施形態に係る半導体装置の製造方法を例示する断面図である。
図５（ａ）及び図５（ｂ）は、実施形態に係る半導体装置の製造方法を例示する断面図である。
図６は、図３の一部を拡大した断面図である。
図７は、実施形態に係る半導体装置におけるｎ形不純物濃度のプロファイルを例示するグラフである。
図８（ａ）～図８（ｃ）は、実施形態に係る半導体装置の特性を示すシミュレーション結果である。
図９は、実施形態に係る半導体装置の特性を示す別のシミュレーション結果である。
図１０は、実施形態に係る半導体装置の特性を示す別のシミュレーション結果である。
図１１は、実施形態に係る半導体装置の特性を示す別のシミュレーション結果である。
図１２（ａ）～図１２（ｆ）は、実施形態に係る半導体装置の特性を示す別のシミュレーション結果である。
図１３は、実施形態の変形例に係る半導体装置の一部を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ、ｎ
－
及びｐ、ｐ
－
の表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１の部分IIを拡大した斜視断面図である。図３は、図１のIII－III断面図である。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図３に示すように、半導体装置１００は、ｎ
＋
形（第１導電形）ドレイン領域１（第１半導体領域）、ｎ
－
形（第１導電形）ドリフト領域２（第１半導体領域）、ｐ
－
形（第２導電形）ベース領域３（第３半導体領域）、ｎ形ソース領域４（第４半導体領域）、ｐ
－
形半導体領域５（第５半導体領域）、ｐ
－
形半導体領域６、第１導電部１１、第１絶縁層１１ａ、第２導電部１２、第２絶縁層１２ａ、ドレイン電極２１（第１電極）、ソース電極２２（第２電極）、及びゲートパッド２３を含む。なお、図２では、ソース電極２２が破線で示されている。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極２１からｎ
＋
形ドレイン領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ドレイン電極２１からｎ
－
形ドリフト領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極２１とｎ
－
形ドリフト領域２との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
図１に示すように、半導体装置１００の上面には、ソース電極２２及びゲートパッド２３が設けられている。ソース電極２２とゲートパッド２３は、互いに離れ、電気的に分離されている。
（【００１１】以降は省略されています）

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