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公開番号2025159640
公報種別公開特許公報(A)
公開日2025-10-21
出願番号2024062367
出願日2024-04-08
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20251014BHJP()
要約【課題】オフ状態時のリーク電流低減とオン状態時の抵抗の低減を両立可能な半導体装置を提供する。
【解決手段】半導体装置は、第1電極と、前記第1電極上に配置された第1導電型の第1半導体層と、前記第1半導体層上に配置され、第2導電型であり、第1部分と、前記第1電極との距離が前記第1電極と前記第1部分との距離よりも短い複数の第2部分と、を有する第2半導体層と、前記第2半導体層上に配置された第1導電型の第3半導体層と、絶縁層を介して前記第2半導体層に対向する第2電極と、前記複数の第2部分の直上域にそれぞれ配置され、前記第2半導体層及び前記第3半導体層に接続された複数のコンタクトと、前記複数のコンタクトに接続された第3電極と、を備える。
【選択図】図2

特許請求の範囲【請求項１】
第１電極と、
前記第１電極上に配置された第１導電型の第１半導体層と、
前記第１半導体層上に配置され、第２導電型であり、第１部分と、前記第１電極との距離が前記第１電極と前記第１部分との距離よりも短い複数の第２部分と、を有する第２半導体層と、
前記第２半導体層上に配置された第１導電型の第３半導体層と、
絶縁層を介して前記第２半導体層に対向する第２電極と、
前記複数の第２部分の直上域にそれぞれ配置され、前記第２半導体層及び前記第３半導体層に接続された複数のコンタクトと、
前記複数のコンタクトに接続された第３電極と、
を備えた半導体装置。
続きを表示（約 710 文字）【請求項２】
前記複数のコンタクトは、前記第２電極における前記第２半導体層に対向する側面に沿って配列された請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層は、シリコン及びプラチナを含む請求項１に記載の半導体装置。
【請求項４】
前記第２電極は複数設けられており、
前記複数の第２電極は第１方向に沿って配列され、各前記第２電極は前記第１方向と交差する第２方向に延び、
前記コンタクトは、前記絶縁層から離隔した請求項１～３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２部分は、前記絶縁層から離隔した請求項４に記載の半導体装置。
【請求項６】
前記第２半導体層は、隣り合う前記コンタクト間に配置され、前記コンタクトに接し、キャリア濃度が前記第１部分のキャリア濃度よりも高い第３部分をさらに有する請求項４に記載の半導体装置。
【請求項７】
前記第２電極と前記第３部分との間には、前記第３半導体層の一部が配置されている請求項６に記載の半導体装置。
【請求項８】
前記第３部分は、前記絶縁層に接している請求項６に記載の半導体装置。
【請求項９】
前記第３部分は、前記コンタクトと前記絶縁層との間にも配置されている請求項６に記載の半導体装置。
【請求項１０】
前記第２部分は、前記第２方向において１つおきに配置された前記コンタクトの直下域に配置され、他の前記コンタクトの直下域には配置されていない請求項４に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
近年、電力制御用の半導体装置として、縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が使用されている。このような半導体装置においては、オフ状態におけるソース・ドレイン間のリーク電流を抑制しつつ、オン状態におけるソース・ドレイン間の電気抵抗の低減が要求されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－００６６３９号公報
米国特許第９８４７３９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、オフ状態時のリーク電流低減とオン状態時の抵抗の低減を両立可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極上に配置された第１導電型の第１半導体層と、前記第１半導体層上に配置され、第２導電型であり、第１部分と、前記第１電極との距離が前記第１電極と前記第１部分との距離よりも短い複数の第２部分と、を有する第２半導体層と、前記第２半導体層上に配置された第１導電型の第３半導体層と、絶縁層を介して前記第２半導体層に対向する第２電極と、前記複数の第２部分の直上域にそれぞれ配置され、前記第２半導体層及び前記第３半導体層に接続された複数のコンタクトと、前記複数のコンタクトに接続された第３電極と、を備える。
【図面の簡単な説明】
【０００６】
図１は、第１の実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図３は、図１に示すＢ－Ｂ’線による断面図である。
図４は、第２の実施形態に係る半導体装置を示す平面図である。
図５は、図４に示すＣ－Ｃ’線による断面図である。
図６は、第３の実施形態に係る半導体装置を示す平面図である。
図７は、図６に示すＤ－Ｄ’線による断面図である。
図８は、図６に示すＥ－Ｅ’線による断面図である。
図９は、第４の実施形態に係る半導体装置を示す平面図である。
図１０は、図９に示すＦ－Ｆ’線による断面図である。
図１１は、図９に示すＧ－Ｇ’線による断面図である。
図１２は、第５の実施形態に係る半導体装置を示す平面図である。
図１３は、図１２に示すＨ－Ｈ’線による断面図である。
図１４（ａ）は第６の実施形態に係る半導体装置を示す平面図であり、図１４（ｂ）は図１４（ａ）の領域Ｉを示す一部拡大平面図である。
図１５は、図１４（ａ）に示すＪ－Ｊ’線による断面図である。
図１６は、図１４（ａ）に示すＫ－Ｋ’線による断面図である。
図１７（ａ）は第７の実施形態に係る半導体装置を示す平面図であり、図１７（ｂ）は図１７（ａ）の領域Ｌを示す一部拡大平面図である。
図１８は、図１７（ａ）に示すＭ－Ｍ’線による断面図である。
図１９（ａ）は第８の実施形態に係る半導体装置を示す平面図であり、図１９（ｂ）は図１９（ａ）の領域Ｎを示す一部拡大平面図である。
図２０は、図１９（ａ）に示すＯ－Ｏ’線による断面図である。
図２１（ａ）は第９の実施形態に係る半導体装置を示す平面図であり、図２１（ｂ）は図２１（ａ）の領域Ｐを示す一部拡大平面図である。
図２２は、図２１（ａ）に示すＱ－Ｑ’線による断面図である。
図２３（ａ）は第１０の実施形態に係る半導体装置を示す平面図であり、図２３（ｂ）は図２３（ａ）の領域Ｒを示す一部拡大平面図である。
【発明を実施するための形態】
【０００７】
＜第１の実施形態＞
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図３は、図１に示すＢ－Ｂ’線による断面図である。
【０００８】
なお、各図は模式的なものであり、適宜強調又は簡略化されている。例えば、各部の寸法比は、現実の製品を正確に表現するよりも、技術的思想のわかりやすさを優先して調整されている。また、図間において、構成要素の寸法比や位置関係が厳密に一致しているとは限らない。後述する他の図についても同様である。
【０００９】
図１～図３に示すように、本実施形態に係る半導体装置１においては、ドレイン電極２０（第１電極）、半導体部分３０、絶縁膜４０、ソース電極５０（第３電極）、絶縁部材６０、ゲート電極７０（第２電極）、フィールドプレート電極８０（以下、「ＦＰ電極８０」という、第４電極）、及び、コンタクト９０が設けられている。
【００１０】
ドレイン電極２０、半導体部分３０、絶縁膜４０及びソース電極５０は、この順に配列されている。絶縁部材６０は、半導体部分３０の上部内に配置されており、絶縁膜４０に接している。ゲート電極７０及びＦＰ電極８０は、絶縁部材６０内に配置されている。ＦＰ電極８０は絶縁部材６０の内部であってゲート電極７０の下方に配置されている。すなわち、ＦＰ電極８０はドレイン電極２０とゲート電極７０の間に配置されている。なお、図１においては、絶縁膜４０及びソース電極５０は図示を省略されている。後述する他の平面図についても、同様である。
（【００１１】以降は省略されています）

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