特許ウォッチ

公開番号2025156908
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2024059657
出願日2024-04-02
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20251007BHJP()
要約【課題】耐量を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極、第1～第3半導体領域、導電体、及び第2電極を備える。導電体は、第1及び第2ゲート電極部、第1配線部、第1及び第2接続部を含む。第1ゲート電極部は、第1部分の上に位置する。第1ゲート電極部と第2ゲート電極部との間に、第2半導体領域が位置する。第1配線部は、第2部分の上に位置する。第1ゲート電極部、第2ゲート電極部、及び第1配線部は、第3方向に延びる。第1接続部は、第1ゲート電極部の第3方向における第1端部と、第1配線部の第3方向における端部と、の間に接続されている。第2接続部は、第2ゲート電極部の第3方向における第2端部と、第1配線部の端部と、の間に接続されている。第1接続部及び第2接続部は、第2方向及び第3方向に対して傾斜した傾斜面を有する。
【選択図】図2
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域であって、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む前記第１半導体領域と、
前記第１部分の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域の上に絶縁層を介して設けられた導電体であって、
前記第１部分の上に位置し、前記第１方向に垂直な第２方向において前記第２半導体領域と対向し、前記第１方向及び前記第２方向に垂直な第３方向に延びる第１ゲート電極部と、
前記第１ゲート電極部との間に前記第２半導体領域が位置し、前記第３方向に延びる第２ゲート電極部と、
前記第２部分の上に位置し、前記第３方向に延びる第１配線部と、
前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続された第１接続部と、
前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続された第２接続部と、
を含み、前記第１配線部の前記第２方向における位置は前記第１ゲート電極部の前記第２方向における位置と前記第２ゲート電極部の前記第２方向における位置との間にあり、前記第１接続部及び前記第２接続部は前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、前記導電体と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
を備えた半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記導電体は、前記第１接続部と、前記第２接続部と、前記第１配線部の前記端部と、の間に位置する中間部を含み、
前記中間部の下端は、前記第１配線部の下端よりも下方に位置する、請求項１に記載の半導体装置。
【請求項３】
前記第１接続部は、前記第２方向及び前記第３方向に対して傾斜した第１傾斜面を有し、
前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜し且つ前記第１傾斜面とつながる第２傾斜面を有し、
前記第１傾斜面と前記第２傾斜面との間の角度は、９０度よりも大きく１５０度よりも小さい、請求項１に記載の半導体装置。
【請求項４】
前記絶縁層は、
前記第１配線部の前記端部と前記第２部分との間の位置する第１絶縁領域と、
前記第１配線部の前記第３方向におけるもう一方の端部と前記第２部分との間の位置する第２絶縁領域と、
を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、請求項１に記載の半導体装置。
【請求項５】
前記第１配線部の前記第２方向における長さは、前記第１ゲート電極部の前記第２方向における長さよりも長く、前記第２ゲート電極部の前記第２方向における長さよりも長い、請求項１に記載の半導体装置。
【請求項６】
前記第２半導体領域は、前記第２方向において前記第１ゲート電極部と対向する第１面を有し、
前記第１面の面方位は、｛１００｝面又は｛１１０｝面であり、
前記傾斜面の面方位は、｛１００｝面及び｛１１０｝面に対して傾斜している、請求項１に記載の半導体装置。
【請求項７】
前記導電体は、
前記第２ゲート電極部との間に別の第２半導体領域が位置し、前記第３方向に延びる第３ゲート電極部と、
前記第２部分の上に位置する第２配線部と、
前記第２端部と、前記第２配線部の前記第３方向における端部と、の間に位置する第３接続部と、
前記第３ゲート電極部の前記第３方向における第３端部と、前記第２配線部の前記端部と、の間に位置する第４接続部と、
をさらに含み、
前記第２配線部の前記第２方向における位置は、前記第２ゲート電極部の前記第２方向における位置と、前記第３ゲート電極部の前記第２方向における位置と、の間にあり、
前記第３接続部及び前記第４接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する、請求項１に記載の半導体装置。
【請求項８】
前記第１部分の上において、前記第１ゲート電極部及び前記第２ゲート電極部を含む複数のゲート電極部が、前記第２方向に配列され、
前記第２部分の上において、前記第１配線部を含む複数の配線部が、前記第２方向に配列された、請求項１～７のいずれか１つに記載の半導体装置。
【請求項９】
前記第３方向から見た場合に、前記複数のゲート電極部と前記複数の配線部は、前記第２方向において交互に並んでいる、請求項８に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の耐量は、高いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－９４６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が解決しようとする課題は、耐量を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電体と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１部分と、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な面に沿って前記第１部分の周りに位置する第２部分と、を含む。前記第２半導体領域は、前記第１部分の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記導電体は、前記第１半導体領域の上に絶縁層を介して設けられている。前記導電体は、第１ゲート電極部と、第２ゲート電極部と、第１配線部と、第１接続部と、第２接続部と、を含む。前記第１ゲート電極部は、前記第１部分の上に位置する。前記第１ゲート電極部は、前記第１方向に垂直な第２方向において前記第２半導体領域と対向する。前記第１ゲート電極部は、前記第１方向及び前記第２方向に垂直な第３方向に延びる。前記第１ゲート電極部と前記第２ゲート電極部との間に、前記第２半導体領域が位置する。前記第２ゲート電極部は、前記第３方向に延びる。前記第１配線部は、前記第２部分の上に位置し、前記第３方向に延びる。前記第１接続部は、前記第１ゲート電極部の前記第３方向における第１端部と、前記第１配線部の前記第３方向における端部と、の間に接続されている。前記第２接続部は、前記第２ゲート電極部の前記第３方向における第２端部と、前記第１配線部の前記端部と、の間に接続されている。前記第１配線部の前記第２方向における位置は、前記第１ゲート電極部の前記第２方向における位置と、前記第２ゲート電極部の前記第２方向における位置と、の間にある。前記第１接続部及び前記第２接続部は、前記第２方向及び前記第３方向に対して傾斜した傾斜面を有する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置を示す平面図である。
図２は、図１の部分IIを拡大した平面図である。
図３は、図２のIII－III断面図である。
図４は、図２のIV－IV断面図である。
図５は、図２のＶ－Ｖ断面図である。
図６は、図２の一部を拡大した平面図である。
図７は、実施形態に係る半導体装置の製造工程を示す断面図である。
図８は、実施形態に係る半導体装置の製造工程を示す平面図である。
図９（ａ）及び図９（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。
図１０（ａ）及び図１０（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。
図１１は、参考例に係る半導体装置の一部を示す平面図である。
図１２（ａ）は、参考例に係る半導体装置の製造工程を示す平面図である。図１２（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図である。
図１３は、実施形態の変形例に係る半導体装置の一部を示す平面図である。
図１４は、図１３のXIV－XIV断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１の部分IIを拡大した平面図である。図３は、図２のIII－III断面図である。図４は、図２のIV－IV断面図である。図５は、図２のＶ－Ｖ断面図である。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図５に示すように、半導体装置１００は、ｎ
－
形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ
＋
形ソース領域３（第３半導体領域）、ｐ
＋
形半導体領域４、ｎ
＋
形ドレイン領域５、導電体１０、絶縁層２０、絶縁層２５、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ゲートパッド３３、及び配線層３３ａを含む。なお、図２では、絶縁層２０、絶縁層２５、及びソース電極３２が省略され、配線層３３ａが破線で表されている。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ
－
形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＹ方向（第２方向）及びＸ方向（第３方向）とする。また、説明のために、ドレイン電極３１からｎ
－
形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ
－
形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
図１に示すように、半導体装置１００の上面には、ソース電極３２及びゲートパッド３３が設けられている。ソース電極３２とゲートパッド３３は、互いに離れ、電気的に分離されている。
（【００１１】以降は省略されています）

関連特許