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公開番号2025158739
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2024061588
出願日2024-04-05
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20251009BHJP()
要約【課題】信頼性を向上させることができる半導体装置を提供する。
【解決手段】本実施形態に係る半導体装置は、第1主面および前記第1主面と反対側の第2主面を備える半導体層と、前記半導体層の前記第1主面に設けられた第1導電部と、前記半導体層の前記第2主面に設けられ、導電性を有する接合材を介して金属片に接合される第2導電部と、前記第1導電部よりも外側における前記第1主面に設けられ、前記第1導電部および前記第2導電部から電気的に絶縁された堰止部と、を備える。前記接合材は、前記第1導電部へ接触していない。
【選択図】図2
特許請求の範囲【請求項１】
第１主面および前記第１主面と反対側の第２主面を備える半導体層と、
前記半導体層の前記第１主面に設けられた第１導電部と、
前記半導体層の前記第２主面に設けられ、導電性を有する接合材を介して金属片に接合される第２導電部と、
前記第１導電部よりも外側における前記第１主面に設けられ、前記第１導電部および前記第２導電部から電気的に絶縁された堰止部と、を備え、
前記接合材は、前記第１導電部へ接触していない
半導体装置。
続きを表示（約 610 文字）【請求項２】
前記堰止部は、前記接合材の前記第１導電部への接触を堰き止める、請求項１に記載の半導体装置。
【請求項３】
前記堰止部は、前記第１導電部を囲むように設けられている、請求項１に記載の半導体装置。
【請求項４】
前記半導体層は、矩形の平面形状を有し、
前記堰止部は、前記第１主面の中心と、前記第１主面の角部とを結ぶ線上には設けられていない、請求項３に記載の半導体装置。
【請求項５】
前記堰止部は、曲折した平面形状を有する、請求項１に記載の半導体装置。
【請求項６】
前記第１導電部と前記半導体層の辺部との間に、複数の前記堰止部が設けられている、請求項１に記載の半導体装置。
【請求項７】
前記堰止部は、前記第１導電部と同一の材料からなる本体部を有する、請求項１に記載の半導体装置。
【請求項８】
前記堰止部は、本体部と、前記本体部を被覆するめっき部とを有する、請求項１に記載の半導体装置。
【請求項９】
前記第１導電部を被覆する絶縁保護部をさらに備え、
前記堰止部は、前記絶縁保護部から離間して設けられている、請求項８に記載の半導体装置。
【請求項１０】
前記堰止部は金属材料を含む、請求項１～９のいずれかに記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ドリフト電極がはんだ等の導電性の接合材を介してダイパッドに接合される。ＭＯＳＦＥＴのソース電極とドリフト電極は使用時に異なる電位に接続され、ソース電極とドリフト電極との間に電位差が生じる。この電位差により、上記の接合材がソース電極、またはソース電極と電気的に接続されたソース配線層の方へ流動することがある。接合材がソース電極またはソース配線層に接触した場合、ソース電極またはソース配線層とドリフト電極とが接合材を介してショートするおそれがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－７７６７４号公報
特許第７１７５０９５号
特開２０２２－１１０４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、信頼性を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体装置は、第１主面および前記第１主面と反対側の第２主面を備える半導体層と、前記半導体層の前記第１主面に設けられた第１導電部と、前記半導体層の前記第２主面に設けられ、導電性を有する接合材を介して金属片に接合される第２導電部と、前記第１導電部よりも外側における前記第１主面に設けられ、前記第１導電部および前記第２導電部から電気的に絶縁された堰止部と、を備える。前記接合材は、前記第１導電部へ接触していない。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体装置の平面図である。
図１のＡ－Ａ線に沿う断面図である。
実施形態に係る半導体装置における周辺領域を拡大した断面図である。
図１のＡ－Ａ線に沿う断面図であり、堰止部による接合材の堰き止めを説明するための図である。
実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図５Ａに続く、実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図５Ｂに続く、実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図５Ｃに続く、実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
実施形態の変形例１に係る半導体装置の平面図である。
実施形態の変形例２に係る半導体装置の平面図である。
実施形態の変形例３に係る半導体装置の平面図である。
実施形態の変形例４に係る半導体装置における周辺領域を拡大した断面図である。
実施形態の変形例５に係る半導体装置における周辺領域を拡大した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
また、説明の便宜上、半導体装置の積層方向（厚さ方向）のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。
【０００９】
また、以下の説明において、各導電形における不純物濃度の相対的な高低を表すために、ｎ
＋
、ｎ、ｎ
－
、および、ｐ
＋
、ｐ、ｐ
－
の表記を用いる場合がある。すなわち、ｎ
＋
はｎよりもｎ形不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ
＋
はｐよりもｐ形不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ形不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。なお、以下の説明において、ｎ形とｐ形は反転されてもよい。
【００１０】
また、半導体領域の不純物濃度は、たとえば、二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、たとえば、走査型静電容量顕微鏡法（Scanning Capacitance Microscopy：ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。
（【００１１】以降は省略されています）

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