特許ウォッチ

公開番号2025159657
公報種別公開特許公報(A)
公開日2025-10-21
出願番号2024062411
出願日2024-04-08
発明の名称電子回路
出願人株式会社東芝
代理人個人,個人,個人,個人
主分類G01R 31/28 20060101AFI20251014BHJP(測定;試験)
要約【課題】複数の配線間の遅延時間差を求める。
【解決手段】本開示の電子回路は、第1のインバータ部の入力端子と第2のインバータ部の出力端子間、第1の配線の他端と第2のインバータ部の入力端子間、第3のインバータ部の入力端子と第4のインバータ部の出力端子間、第2の配線の他端と第4のインバータ部の入力端子間がそれぞれ接続されることで第1の配線と第2の配線間の遅延時間差の測定モードの構成となり、第1のインバータ部の入力端子とクロック生成器の出力端子間、第1の配線の他端と第1のロジック回路の入力端子間、第3のインバータ部の入力端子とクロック生成器の出力端子間、第2の配線の他端と第2のロジック回路の入力端子間がそれぞれ接続されることで、クロック生成器により生成されるクロック信号を第1のロジック回路及び第2のロジック回路に伝送する通常モードの構成となる。
【選択図】図3
特許請求の範囲【請求項１】
クロック生成器により生成されるクロック信号を第１のロジック回路及び第２のロジック回路に供給する電子回路であって、
直列に接続された偶数個のインバータを含む第１のインバータ部と、
前記第１のインバータ部の出力端子に一端が接続される第１の配線と、
直列に接続された１以上の奇数個のインバータを含む第２のインバータ部と、
前記第１のインバータ部と同数の直列に接続されたインバータを含む第３のインバータ部と、
前記第３のインバータ部の出力端子に一端が接続される第２の配線と、
前記第２のインバータ部と同数の直列に接続されたインバータを含む第４のインバータ部と、
を備え、
前記第１のインバータ部の入力端子と前記第２のインバータ部の出力端子間、前記第１の配線の他端と前記第２のインバータ部の入力端子間、前記第３のインバータ部の入力端子と前記第４のインバータ部の出力端子間、前記第２の配線の他端と前記第４のインバータ部の入力端子間がそれぞれ接続されることで前記第１の配線と前記第２の配線間の遅延時間差の測定モードの構成となり、
前記第１のインバータ部の入力端子と前記クロック生成器の出力端子間、前記第１の配線の他端と前記第１のロジック回路の入力端子間、前記第３のインバータ部の入力端子と前記クロック生成器の出力端子間、前記第２の配線の他端と第２のロジック回路の入力端子間がそれぞれ接続されることで、前記クロック生成器により生成される前記クロック信号を第１のロジック回路及び第２のロジック回路に伝送する通常モードの構成となる、
電子回路。
続きを表示（約 1,600 文字）【請求項２】
前記測定モードにおいて、
前記第１のインバータ部と前記第２のインバータ部と前記第１の配線とを含む第１のリングオシレータの第１の発振周波数を含む第１信号を第１周波数測定装置に出力し、
前記第３のインバータ部と前記第４のインバータ部と前記第２の配線とを含む第２のリングオシレータの第２の発振周波数を含む第２信号を第２周波数測定装置に出力する、
請求項１に記載の電子回路。
【請求項３】
前記第１周波数測定装置で測定される前記第１の発振周波数と前記第２周波数測定装置で測定される前記第２の発振周波数とから、前記第１の配線と前記第２の配線との遅延時間差が以下の式：
TIFF
2025159657000009.tif
14
170
に従って算出可能であり、
ただし、ｆ１は前記第１の発振周波数であり、ｆ２は前記第２の発振周波数である、
請求項２に記載の電子回路。
【請求項４】
前記第１のリングオシレータから前記第１の発振周波数の前記第１信号を受けて前記第１信号を分周し、分周した前記第１信号を前記第１周波数測定装置に出力する第１の分周回路と、
前記第２のリングオシレータから前記第２の発振周波数の前記第２信号を受けて前記第２信号を分周し、分周した前記第２信号を前記第２周波数測定装置に出力する第２の分周回路と、
をさらに備える、請求項２に記載の電子回路。
【請求項５】
前記第１の配線の他端に接続された第１端子と、前記第２のインバータ部の入力端子に接続された第２端子と、前記第１のロジック回路の入力端子に接続された第３端子とを備え、前記第１端子と前記第２端子又は前記第３端子とが接続部材で接続されることで、前記第１の配線の他端と前記第２のインバータ部の入力端子又は前記第１のロジック回路の入力端子間が接続され、
前記第２の配線の他端が接続された第７端子と、前記第４のインバータ部の入力端子に接続された第８端子と、前記第２のロジック回路の入力端子に接続された第９端子とを備え、前記第７端子と前記第８端子又は前記第９端子とが接続部材で接続されることで、前記第２の配線の他端と前記第４のインバータ部の入力端子又は前記第２のロジック回路の入力端子間が接続される、
請求項１に記載の電子回路。
【請求項６】
前記第１のインバータ部の入力端子に接続された第４端子と、前記第２のインバータ部の出力端子に接続された第５端子と、前記クロック生成器の出力端子に接続された第６端子とを備え、前記第４端子と前記第５端子又は前記第６端子とが接続部材で接続されることで、前記第１のインバータ部の入力端子と前記第２のインバータ部の出力端子又は前記クロック生成器の出力端子間が接続され、
前記第３のインバータ部の入力端子に接続された第１０端子と、前記第４のインバータ部の出力端子に接続された第１１端子と、前記クロック生成器の出力端子に接続された第１２端子とを備え、前記第１０端子と前記第１１端子又は前記第１２端子とが接続部材で接続されることで、前記第３のインバータ部の入力端子と前記第４のインバータ部の出力端子又は前記クロック生成器の出力端子間が接続される
請求項５に記載の電子回路。
【請求項７】
前記第１の配線は第１の長さを有し、前記第２の配線は、前記第１の長さと異なる第２の長さを有する、
請求項１に記載の電子回路。
【請求項８】
前記第１のインバータ部及び前記第３のインバータ部、並びに、前記第２のインバータ部及び前記第４のインバータ部は、同一のＩＣパッケージに含まれる、
請求項１に記載の電子回路。

発明の詳細な説明【技術分野】
【０００１】
本実施の形態は、電子回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
複数のロジック回路にクロック信号の発生源から動作用のクロック信号を供給する際、各ロジック回路までの配線の長さの違いに起因して、各ロジック回路の動作タイミングにずれが生じることがある。そのため、設計段階において、長さの異なる複数の配線間の遅延時間差をできるだけ正確に求め、これを各ロジック回路のタイミング設計に反映させることが必要となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－０３０４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、複数の配線間の遅延時間差を求めるための電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本実施の形態に係る電子回路は、クロック生成器により生成されるクロック信号を第１のロジック回路及び第２のロジック回路に供給する電子回路であって、直列に接続された偶数個のインバータを含む第１のインバータ部と、前記第１のインバータ部の出力端子に一端が接続される第１の配線と、直列に接続された１以上の奇数個のインバータを含む第２のインバータ部と、前記第１のインバータ部と同数の直列に接続されたインバータを含む第３のインバータ部と、前記第３のインバータ部の出力端子に一端が接続される第２の配線と、前記第２のインバータ部と同数の直列に接続されたインバータを含む、第４のインバータ部と、を備える。
【０００６】
前記電子回路は、前記第１のインバータ部の入力端子と前記第２のインバータ部の出力端子間、前記第１の配線の他端と前記第２のインバータ部の入力端子間、前記第３のインバータ部の入力端子と前記第４のインバータ部の出力端子間、前記第２の配線の他端と前記第４のインバータ部の入力端子間がそれぞれ接続されることで前記第１の配線と前記第２の配線間の遅延時間差の測定モードの構成となる。
【０００７】
前記電子回路は、前記第１のインバータ部の入力端子と前記クロック生成器の出力端子間、前記第１の配線の他端と前記第１のロジック回路の入力端子間、前記第３のインバータ部の入力端子と前記クロック生成器の出力端子間、前記第２の配線の他端と第２のロジック回路の入力端子間がそれぞれ接続されることで、前記クロック生成器により生成される前記クロック信号を第１のロジック回路及び第２のロジック回路に伝送する通常モードの構成となる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る電子装置の構成を示す図である。
遅延時間差ＴΔの例を示す図である。
電子装置の測定モードにおける接続状態を示す図である。
図３のリングオシレータの構成を簡略化して示す図である。
電子装置の通常モードにおける接続状態を示す図である。
実施の形態２に係る電子装置の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下では、図面を参照しながら、本実施の形態について説明する。図面において、同一又は対応する要素には同じ参照符号を付して、詳細な説明は適宜省略する。
【００１０】
（実施の形態１）
図１は、実施の形態１に係る電子回路１１０を備えた電子装置１００の構成を示す図である。電子装置１００は、クロック生成器１と、電子回路１１０と、第１のロジック回路１０及び第２のロジック回路２０とを備える。電子回路１１０は、ＩＣパッケージ２、第１の配線Ｌ１、第２の配線Ｌ２、配線Ｌａ、配線Ｌｂ、配線Ｌｃ、配線Ｌｄ、及び、第１～第４の接続切り替え用端子部１１～１４を備えている。クロック生成器１、電子回路１１０、第１のロジック回路１０及び第２のロジック回路２０はすべて同一の基板上に実装されている。電子回路１１０は、クロック生成器１から第１のロジック回路１０及び第２のロジック回路２０までのクロック信号の伝送経路の遅延時間差の測定モードと、クロック生成器１で生成されるクロック信号を第１のロジック回路１０及び第２のロジック回路２０に伝送（提供）する通常モードとを備える。通常モードでは、測定モードに基づいて算出された遅延時間差を考慮して第１のロジック回路１０及び第２のロジック回路２０の動作タイミング設定がなされている。以下、図１の電子装置１００について詳細に説明する。
（【００１１】以降は省略されています）

関連特許