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公開番号2025154212
公報種別公開特許公報(A)
公開日2025-10-10
出願番号2024057085
出願日2024-03-29
発明の名称パルス幅測定回路、パルス幅の測定方法
出願人ローム株式会社
代理人個人,個人
主分類G01R 29/02 20060101AFI20251002BHJP(測定;試験)
要約【課題】測定時間を短縮したパルス幅測定回路を提供する。
【解決手段】第1プログラマブル遅延回路130および第2プログラマブル遅延回路140はそれぞれ、入力パルスS_INに応じた第1パルスS1および第2パルスS2を遅延し、第1遅延パルスSd1、第2遅延パルスSd2を生成する。ラッチ回路150は、第1遅延パルスSd1を、第2遅延パルスSd2のエッジに応答してラッチする。コントローラ160は、第1処理において、第2プログラマブル遅延回路140の遅延量τ2を連続的にスイープし、ラッチ回路150の出力Qが変化するときの第1遅延量τpを検出する。第2処理において、第2プログラマブル遅延回路140の遅延量τ2を、バイナリサーチにより変化させて、ラッチ回路150の出力Qが変化するときの第2遅延量τnを検出する。第1遅延量τpと第2遅延量τnの差を、入力パルスS_INのパルス幅Tpとする。
【選択図】図1
特許請求の範囲【請求項１】
入力パルスのパルス幅を測定するパルス幅測定回路であって、
前記入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、
前記入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、
前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするラッチ回路と、
前記第２プログラマブル遅延回路の遅延量を制御するコントローラと、
を備え、
前記コントローラは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、
を実行可能であり、前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、パルス幅測定回路。
続きを表示（約 710 文字）【請求項２】
前記コントローラは、前記第２処理において、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、請求項１に記載のパルス幅測定回路。
【請求項３】
入力パルスのパルス幅の測定方法であって、
第１プログラマブル遅延回路が、前記入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、
第２プログラマブル遅延回路が、前記入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、
ラッチ回路が、前記第１遅延パルスを、前記第２遅延パルスのエッジに応答してラッチするステップと、
前記第２プログラマブル遅延回路の遅延量を制御する制御ステップと、
を備え、
前記制御ステップは、
前記第２プログラマブル遅延回路の遅延量を連続的にスイープし、前記ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、
前記第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、前記ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、
を含み、
前記第１遅延量と前記第２遅延量の差を、前記入力パルスの前記パルス幅とする、測定方法。
【請求項４】
前記第２ステップにおいて、前記第２プログラマブル遅延回路に設定すべき遅延量が前記第１遅延量より小さいとき、前記ラッチ回路の出力がハイであるとみなして、測定をスキップする、請求項３に記載の測定方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、パルス幅測定技術に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体集積回路において、時間を測定したい場合に、ＴＤＣ（Time To Digital Converter）回路が利用される。ＴＤＣ回路の構成として、フラッシュ型ＴＤＣ、逐次比較型（ＳＡＲ：Successive Approximation Register）ＴＤＣなどが提案されている。
【先行技術文献】
【非特許文献】
【０００３】
特開２０１５－２１１５３９号公報
【０００４】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、測定時間を短縮したパルス幅測定回路の提供にある。
【０００５】
本開示のある態様は、入力パルスのパルス幅を測定するパルス幅測定回路に関する。パルス幅測定回路は、入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするラッチ回路と、第２プログラマブル遅延回路の遅延量を制御するコントローラと、を備える。コントローラは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、を実行可能であり、第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
【０００６】
本開示の別の態様は、入力パルスのパルス幅の測定方法に関する。測定方法は、第１プログラマブル遅延回路が、入力パルスに応じた第１パルスを遅延して第１遅延パルスを生成するステップと、第２プログラマブル遅延回路が、入力パルスに応じた第２パルスを遅延して第２遅延パルスを生成するステップと、ラッチ回路が、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするステップと、第２プログラマブル遅延回路の遅延量を制御する制御ステップと、を備える。制御ステップは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１ステップと、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２ステップと、を含む。第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
【０００７】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００８】
図１は、実施形態に係るパルス幅測定回路の回路図である。
図２は、パルス幅測定回路によるパルス幅測定の第１処理を説明する図である。
図３は、パルス幅測定回路によるパルス幅測定の第２処理を説明する図である。
【０００９】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【００１０】
一実施形態に係るパルス幅測定回路は、入力パルスに応じた第１パルスを遅延し、第１遅延パルスを生成する第１プログラマブル遅延回路と、入力パルスに応じた第２パルスを遅延し、第２遅延パルスを生成する第２プログラマブル遅延回路と、第１遅延パルスを、第２遅延パルスのエッジに応答してラッチするラッチ回路と、第２プログラマブル遅延回路の遅延量を制御するコントローラと、を備える。コントローラは、第２プログラマブル遅延回路の遅延量を連続的にスイープし、ラッチ回路の出力が変化するときの第１遅延量を検出する第１処理と、第２プログラマブル遅延回路の遅延量を、バイナリサーチにより変化させて、ラッチ回路の出力が変化するときの第２遅延量を検出する第２処理と、を実行可能である。パルス幅測定回路は、第１遅延量と第２遅延量の差を、入力パルスのパルス幅とする。
（【００１１】以降は省略されています）

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