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公開番号2025139003
公報種別公開特許公報(A)
公開日2025-09-26
出願番号2024037694
出願日2024-03-12
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250918BHJP()
要約【課題】ピラーの電気的な特性を向上させること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層された積層体と、積層体の積層方向および積層方向と交差する第1の方向に積層体中を延び、複数の導電層のうち、最上層からN番目(Nは1以上の整数)までの導電層を貫通する板状部と、を備え、板状部は、複数の導電層のうち、少なくともN番目の導電層の高さ位置において、N番目の導電層へと突出する翼部を有する。
【選択図】図3
特許請求の範囲【請求項１】
複数の導電層が互いに離間して積層された積層体と、
前記積層体の積層方向および前記積層方向と交差する第１の方向に前記積層体中を延び、前記複数の導電層のうち、最上層からＮ番目（Ｎは１以上の整数）までの導電層を貫通する板状部と、を備え、
前記板状部は、
前記複数の導電層のうち、少なくとも前記Ｎ番目の導電層の高さ位置において、前記Ｎ番目の導電層へと突出する翼部を有する、
半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記板状部は、
前記最上層から前記Ｎ番目までの導電層のうち、前記Ｎ番目の導電層を含む下層側の導電層の高さ位置において前記翼部を有している、
請求項１に記載の半導体記憶装置。
【請求項３】
前記翼部が突出した前記下層側の導電層はダミーのワード線である、
請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の導電層のうち、最上層から（Ｎ＋１）番目の導電層もダミーのワード線である、
請求項３に記載の半導体記憶装置。
【請求項５】
同じ高さ位置において、前記積層方向と前記第１の方向とに交差する第２の方向両側に突出する前記翼部の突出距離は、実質的に互いに等しい、
請求項１に記載の半導体記憶装置。
【請求項６】
前記積層体を前記積層方向に延びる半導体層をそれぞれ有する複数のピラーを更に備え、
前記複数のピラーの一部のピラーは、
前記積層方向と前記第１の方向とに交差する第２の方向の片側で、前記板状部と前記積層方向に重なっている、
請求項１に記載の半導体記憶装置。
【請求項７】
前記複数のピラーの少なくとも一部は、
前記第１の方向に延びる第１の列と、
前記第１の列に隣接して前記第１の方向に延びる第２の列と、に属しており、
前記板状部は、
前記第１及び第２の列の間の位置を、前記第１の列に属するピラーの前記第２の列に対向する側、及び前記第２の列に属するピラーの前記第１の列に対向する側と、前記積層方向に重なる位置を前記第１の方向に延びている、
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数のピラーは、前記積層方向から見て千鳥状の配置を有している、
請求項７に記載の半導体記憶装置。
【請求項９】
前記板状部は、
絶縁層を含んで構成されており、
前記板状部が貫通する前記最上層から前記Ｎ番目までの導電層を、前記積層方向と前記第１の方向とに交差する第２の方向に電気的に分離している、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記翼部は、一部にボイドを含んでいる、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数の導電層が積層された積層体を貫通する複数のピラーを備える。複数の導電層とピラーとが交差する部分はそれぞれメモリセルとして機能する。個々のピラーに属するメモリセルを独立して制御するため、積層体の最上層の導電層を含む１つ以上の導電層は、板状部によって分離されている。
【０００３】
複数のピラーを高密度に配置するため、板状部は、幾つかのピラーと重なる位置に、ピラーの上端部を欠損させて形成される。しかしながら、板状部と重なり、一部が欠損したピラーの電気的な特性が悪化してしまうという課題がある。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－０４７８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの実施形態は、ピラーの電気的な特性を向上させることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体記憶装置は、複数の導電層が互いに離間して積層された積層体と、前記積層体の積層方向および前記積層方向と交差する第１の方向に前記積層体中を延び、前記複数の導電層のうち、最上層からＮ番目（Ｎは１以上の整数）までの導電層を貫通する板状部と、を備え、前記板状部は、前記複数の導電層のうち、少なくとも前記Ｎ番目の導電層の高さ位置において、前記Ｎ番目の導電層へと突出する翼部を有する。
【図面の簡単な説明】
【０００７】
実施形態にかかる半導体記憶装置の概略の構成例を示す図。
実施形態にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の分離層の構成の一例を示す図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
【発明を実施するための形態】
【０００８】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。より詳細には、図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。
【００１０】
ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては、必ずしも同一断面に存在しない構成同士が示されているほか、一部の上層配線等が省略されている。
（【００１１】以降は省略されています）

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