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公開番号2025129825
公報種別公開特許公報(A)
公開日2025-09-05
出願番号2024026733
出願日2024-02-26
発明の名称データ修復機能を有する回路システム
出願人株式会社不二越
代理人個人,個人
主分類G06F 11/10 20060101AFI20250829BHJP(計算;計数)
要約【課題】データの異常を低コストで修復できる回路システムを提供する。
【解決手段】回路システム(1)のFPGA(10)は、記憶回路(20)から第1データ(21)及び第2データ(22)を取得し回路を構築する構築部(12)と、第1データ及び第2データの論理値が異なる場合に論理値の大小関係に従って何れに異常があるかを検出する検出部(112)と、検出部が異常を検出した場合に記憶回路の異常が検出されたデータのビットを当該ビットの論理値と異なる論理値に修復する修復部(113)とを有する。
【選択図】図1
特許請求の範囲【請求項１】
ＦＰＧＡと、
前記ＦＰＧＡに接続され、第１データ及び前記第１データのバックアップデータである第２データを記憶する記憶回路と、
を備え、
前記ＦＰＧＡは、
前記記憶回路から前記第１データ及び前記第２データを取得し、取得したデータが示す回路を構築する構築部と、
前記構築部が取得した前記第１データ及び前記第２データにおける所定箇所の論理値が異なる場合に、前記論理値の大小関係に従って前記第１データと前記第２データとのうちいずれに異常があるかを検出する検出部と、
前記検出部が異常を検出した場合に、前記記憶回路に記憶されている前記第１データと前記第２データとのうち異常が検出されたデータの前記所定箇所における論理値が異なるビットを前記ビットの論理値と異なる論理値に修復する修復部と、
を有することを特徴とするデータ修復機能を有する回路システム。
続きを表示（約 880 文字）【請求項２】
前記検出部は、前記第１データと前記第２データとのうち論理値が大きい方のデータに異常があると検出し、
前記修復部は、前記検出部が異常を検出した場合に、前記記憶回路に記憶されている前記第１データと前記第２データとのうち異常が検出されたデータの前記所定箇所における論理値が異なるビットを前記ビットより小さい論理値に修復することを特徴とする請求項１に記載のデータ修復機能を有する回路システム。
【請求項３】
前記検出部は、前記第１データと前記第２データとの前記所定箇所に対してそれぞれサム値を算出し、算出した前記サム値のうち論理値が大きい値に対応するデータに異常があると検出することを特徴とする請求項２に記載のデータ修復機能を有する回路システム。
【請求項４】
前記検出部は、前記第１データと前記第２データとのそれぞれに対して前記第１データと前記第２データとの前記所定箇所における論理値同士の排他的論理和との論理積を算出し、算出した論理値が大きい値に対応するデータに異常があると検出することを特徴とする請求項２に記載のデータ修復機能を有する回路システム。
【請求項５】
第１データを取得し、取得した前記第１データが示す回路を構築するＦＰＧＡと、
前記ＦＰＧＡに接続され、前記第１データ及び前記第１データのバックアップデータである第２データを記憶する記憶回路と、
を備え、
前記第１データは、
前記第１データ及び前記第２データにおける所定箇所の論理値が異なる場合に、前記論理値の大小関係に従って前記第１データと前記第２データとのうちいずれに異常があるかを検出する機能に関する検出情報と、
前記異常が検出された場合に、前記第１データと前記第２データとのうち異常が検出されたデータの前記所定箇所における論理値が異なるビットを前記ビットの論理値と異なる論理値に修復する機能に関する修復情報と、
を含むことを特徴とするデータ修復機能を有する回路システム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＦＰＧＡ（Field Programmable Gate Array）及び記憶回路を備え、ＦＰＧＡが記憶回路から取得したデータを修復する機能を有する回路システムに関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来から、ＦＰＧＡが回路を構築するために取得するデータを修復する機能を有する回路システムが知られている。
【０００３】
これに関し、特許文献１に、ＦＰＧＡと、ＦＰＧＡに展開する回路情報を記憶可能な第１メモリ及び第１メモリと同じデータを記憶した第２メモリと、第１メモリと第２メモリとから読み出した回路情報を比較する比較器とを備える装置が開示されている。
【０００４】
また、特許文献２に、ＦＰＧＡに展開するためのコンフィグレーションデータをｎ行ｍ列に分割し、分割したデータに対して誤り訂正符号化を行い、冗長検査ビットを追加する誤り訂正回路がＦＰＧＡに設けられている構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１９－１０９７６４号公報
特許第７０２８５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、ＦＰＧＡ及びメモリとは別に第１メモリと第２メモリとの内容を比較するための外部回路が必要となるため、回路規模の増大に伴って製造コストや開発コストが増大してしまうという問題があった。
【０００７】
また、特許文献２に記載の技術では、ＦＰＧＡに展開するデータにおける異常（誤り）の有無を検出するための回路がＦＰＧＡ内に設けられるものの、ＦＰＧＡの回路規模が増大するため、やはり製造コストや開発コストが増大してしまうという問題があった。
【０００８】
本発明はこのような問題に鑑みてなされたものであり、その目的は、ＦＰＧＡが取得し回路を構築するデータの異常を低コストで修復できる回路システムを提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のデータ修復機能を有する回路システムは、ＦＰＧＡと、前記ＦＰＧＡに接続され、第１データ及び前記第１データのバックアップデータである第２データを記憶する記憶回路と、を備え、前記ＦＰＧＡは、前記記憶回路から前記第１データ及び前記第２データを取得し、取得したデータが示す回路を構築する構築部と、前記構築部が取得した前記第１データ及び前記第２データにおける所定箇所の論理値が異なる場合に、前記論理値の大小関係に従って前記第１データと前記第２データとのうちいずれに異常があるかを検出する検出部と、前記検出部が異常を検出した場合に、前記記憶回路に記憶されている前記第１データと前記第２データとのうち異常が検出されたデータの前記所定箇所における論理値が異なるビットを前記ビットの論理値と異なる論理値に修復する修復部と、を有する。
【００１０】
また、前記検出部は、前記第１データと前記第２データとのうち論理値が大きい方のデータに異常があると検出し、前記修復部は、前記検出部が異常を検出した場合に、前記記憶回路に記憶されている前記第１データと前記第２データとのうち異常が検出されたデータの前記所定箇所における論理値が異なるビットを前記ビットより小さい論理値に修復する。
（【００１１】以降は省略されています）

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