特許ウォッチ

公開番号2025115580
公報種別公開特許公報(A)
公開日2025-08-07
出願番号2024010112
出願日2024-01-26
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H03K 17/08 20060101AFI20250731BHJP(基本電子回路)
要約【課題】簡易な構成で半導体素子のオンオフ状態遷移を制御する。
【解決手段】半導体装置は、第1の半導体素子と並列に接続される第2の半導体素子と、ソース用半導体素子と、シンク用半導体素子と、第1の半導体素子のゲート端子と、第2の半導体素子のゲート端子との間に接続されるソースシンク接続用半導体素子と、第1の半導体素子、第2の半導体素子の順でオン状態に遷移させ、第2の半導体素子、第1の半導体素子の順でオフ状態に遷移させるように、ソース用半導体素子、シンク用半導体素子、ソースシンク接続用半導体素子のオンオフ状態遷移を制御するための制御回路とを備える。
【選択図】図3
特許請求の範囲【請求項１】
第１の半導体素子と、
前記第１の半導体素子と並列に接続される第２の半導体素子と、
第１の電源電位と前記第１の半導体素子のゲート端子との間に接続される第１のソース用半導体素子と、
基準電位と前記第２の半導体素子のゲート端子との間に接続される第１のシンク用半導体素子と、
前記第１の半導体素子の前記ゲート端子と、前記第２の半導体素子の前記ゲート端子との間に接続されるソースシンク接続用半導体素子と、
前記第１の半導体素子、前記第２の半導体素子の順でオン状態に遷移させ、かつ、前記第２の半導体素子、前記第１の半導体素子の順でオフ状態に遷移させるように、前記第１のソース用半導体素子、前記第１のシンク用半導体素子および前記ソースシンク接続用半導体素子のオンオフ状態遷移を制御するための制御回路とを備える、
半導体装置。
続きを表示（約 1,900 文字）【請求項２】
請求項１に記載の半導体装置であり、
前記制御回路が、
前記ソースシンク接続用半導体素子をオフ状態とすることで前記第１の半導体素子をオン状態に遷移させた後、前記ソースシンク接続用半導体素子をオン状態とすることで前記第２の半導体素子をオン状態に遷移させ、
前記ソースシンク接続用半導体素子をオフ状態とすることで前記第２の半導体素子をオフ状態に遷移させた後、前記ソースシンク接続用半導体素子をオン状態とすることで前記第２の半導体素子をオフ状態に遷移させる、
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であり、
前記ソースシンク接続用半導体素子のゲート端子に接続され、かつ、前記ソースシンク接続用半導体素子のゲートを充電する第２のソース用半導体素子と、
前記ソースシンク接続用半導体素子の前記ゲート端子に接続され、かつ、前記ソースシンク接続用半導体素子のゲートを放電する第２のシンク用半導体素子とをさらに備え、
前記ソースシンク接続用半導体素子が、
ＮチャネルＭＯＳＦＥＴであり、
前記第１のソース用半導体素子を介して前記第１の電源電位に接続され、
前記第２のソース用半導体素子を介して前記第１の電源電位よりも高い電位である第２の電源電位と接続される、
半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であり、
前記ソースシンク接続用半導体素子が、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが並列接続された素子であり、
前記ＮチャネルＭＯＳＦＥＴおよび前記ＰチャネルＭＯＳＦＥＴが、前記第１の半導体素子の前記ゲート端子と、前記第２の半導体素子の前記ゲート端子との間に接続され、
前記第１の半導体素子および前記第２の半導体素子が、互いにオン状態およびオフ状態が同期する、
半導体装置。
【請求項５】
請求項１または２に記載の半導体装置であり、
前記第１の半導体素子のゲート電圧を第１のゲート電圧として検出する第１のゲート電圧検出器と、
前記第２の半導体素子のゲート電圧を第２のゲート電圧として検出する第２のゲート電圧検出器とをさらに備え、
前記制御回路が、前記第１のゲート電圧および前記第２のゲート電圧に基づいて、前記第１の半導体素子および前記第２の半導体素子のうちの後からオンオフ状態遷移するほうの遷移タイミングを制御する、
半導体装置。
【請求項６】
請求項１または２に記載の半導体装置であり、
前記第１の電源電位と接続され、かつ、前記第１の電源電位よりも高い第２の電源電位を出力可能な内部電源回路をさらに備え、
前記第１のソース用半導体素子が、前記内部電源回路と前記第１の半導体素子の前記ゲート端子との間に接続される、
半導体装置。
【請求項７】
請求項６に記載の半導体装置であり、
前記第１の半導体素子と前記第２の半導体素子とを備える並列接続回路に流れる電流を検出する電流検出回路をさらに備え、
前記制御回路が、前記電流検出回路で検出された電流の値に応じて、前記内部電源回路から前記第１のソース用半導体素子へ、前記第１の電源電位を出力するか前記第２の電源電位を出力するかを制御する、
半導体装置。
【請求項８】
請求項１または２に記載の半導体装置であり、
前記第１の半導体素子の前記ゲート端子と、前記基準電位との間に接続される第３のシンク用半導体素子をさらに備え、
前記制御回路が、前記第１の半導体素子のオフ状態遷移後に前記第３のシンク用半導体素子をオン状態にさせて、前記第１の半導体素子のゲート電位を前記基準電位に保持させる、
半導体装置。
【請求項９】
請求項８に記載の半導体装置であり、
前記第２の半導体素子の前記ゲート端子と前記第３のシンク用半導体素子との間に接続されるシンク用ダイオードをさらに備える、
半導体装置。
【請求項１０】
請求項１または２に記載の半導体装置であり、
前記第１の半導体素子と前記第２の半導体素子とが並列に接続された並列接続回路が、直列および並列に複数接続され、
それぞれの前記並列接続回路に対し、前記第１のソース用半導体素子と、前記第１のシンク用半導体素子と、前記ソースシンク接続用半導体素子と、前記制御回路とを備える駆動回路が接続される、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本願明細書に開示される技術は、半導体装置に関するものである。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来から、モータ駆動用のインバータ装置などのパワー素子として、安価なＳｉ（ケイ素）からなるＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などが一般的に使用されている。
【０００３】
一方で近年では、ワイドバンドギャップ半導体であるＳｉＣ（炭化ケイ素）またはＧａＮ（窒化ガリウム）からなる高効率のパワー素子が使用されることが増えてきている。ここで、ワイドバンドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
【０００４】
しかしながらワイドバンドギャップ半導体は高価であるため、コストを重視する民生機器などにはその普及が進んでいない。そこで、家庭用エアコンのコンプレッサーの駆動モータなど、低電流での使用時間が長い用途向けに、小サイズのＳｉＣ－ＭＯＳＦＥＴとＳｉ－ＩＧＢＴとを並列接続して構成される並列回路を製品に用いることが提案されている（たとえば、特許文献１を参照）。このような製品によれば、ＳｉＣ－ＭＯＳＦＥＴのサイズが小さいことに起因するコスト低減と、ＳｉＣ－ＭＯＳＦＥＴの低電流時の良好なＤＣ特性に起因する効率の改善（つまり損失の低減化）とが期待されている。
【先行技術文献】
【特許文献】
【０００５】
特許第６９１９２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
効率の改善とコスト低減とを両立させるためには、ＳｉＣ－ＭＯＳＦＥＴの素子サイズを小さくすることが必要となるが、ＳｉＣ－ＭＯＳＦＥＴの素子サイズが小さくなると通流可能な電流量（許容電流量）が低くなることから、大電流がＳｉＣ－ＭＯＳＦＥＴのみに流れて破壊に至らないように、ゲート駆動回路においてＳｉＣ－ＭＯＳＦＥＴのみがオン状態とならないように適切な順序で制御する必要がある。
【０００７】
一方で、上記の制御のためには、それぞれの素子のゲート駆動回路、および、それぞれの素子を個別のタイミングでオンオフ状態遷移を制御するためのロジック回路が必要となり、回路規模が増大する懸念、また、オンオフ状態遷移のタイミング制御が複雑化することでシステムの誤動作を招く懸念がある。
【０００８】
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、簡易な構成で半導体素子のオンオフ状態遷移を制御し、半導体素子が破壊されることを抑制するための技術である。
【課題を解決するための手段】
【０００９】
本願明細書に開示される技術の第１の態様である半導体装置は、第１の半導体素子と、前記第１の半導体素子と並列に接続される第２の半導体素子と、第１の電源電位と前記第１の半導体素子のゲート端子との間に接続される第１のソース用半導体素子と、基準電位と前記第２の半導体素子のゲート端子との間に接続される第１のシンク用半導体素子と、前記第１の半導体素子の前記ゲート端子と、前記第２の半導体素子の前記ゲート端子との間に接続されるソースシンク接続用半導体素子と、前記第１の半導体素子、前記第２の半導体素子の順でオン状態に遷移させ、かつ、前記第２の半導体素子、前記第１の半導体素子の順でオフ状態に遷移させるように、前記第１のソース用半導体素子、前記第１のシンク用半導体素子および前記ソースシンク接続用半導体素子のオンオフ状態遷移を制御するための制御回路とを備える。
【発明の効果】
【００１０】
本願明細書に開示される技術の少なくとも第１の態様によれば、ソースシンク接続用半導体素子を備える簡易な回路構成によって、半導体素子それぞれのオンオフ状態の遷移を制御して、半導体素子が破壊されることを抑制することができる。
（【００１１】以降は省略されています）

関連特許