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公開番号2025075255
公報種別公開特許公報(A)
公開日2025-05-15
出願番号2023186295
出願日2023-10-31
発明の名称データ処理装置
出願人日本電波工業株式会社
代理人弁理士法人創光国際特許事務所
主分類H04L 7/00 20060101AFI20250508BHJP(電気通信技術)
要約【課題】JESD204B規格に対応するシリアルインターフェースを介して受信したデジタルデータに基づくアナログ信号の品質の低下を抑制するデータ処理装置を提供する。
【解決手段】データ処理装置100は、JESD204B規格のシリアルデータインターフェースを介してシリアルデータを送信する第2デジタル回路8と、シリアルデータを受信する第1DAコンバータ5とを有する。第1DAコンバータ5は、シリアルデータをパラレルデータに変換するデータ変換部と、シリアルデータをパラレルデータに変換する処理におけるリンク遅延量を格納するリンク遅延量レジスタと、パラレルデータを出力するタイミングの遅延量を格納するタイミング遅延量レジスタと、を有し、第2デジタル回路8は、シリアルデータを送信する送信部と、リンク遅延量に基づいて決定したタイミング遅延量を前記タイミング遅延量レジスタに書き込む書込制御部と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
ＪＥＳＤ２０４Ｂ規格のシリアルデータインターフェースを介してシリアルデータを送信する送信デバイスと、前記シリアルデータを受信するＤＡコンバータと、を有し、
前記ＤＡコンバータは、
前記シリアルデータをパラレルデータに変換するデータ変換部と、
前記シリアルデータを前記パラレルデータに変換する処理におけるリンク遅延量を格納するリンク遅延量レジスタと、
前記パラレルデータに基づいてアナログ信号を生成するアナログ信号生成部に前記パラレルデータを出力するタイミングの遅延量であるタイミング遅延量を格納するタイミング遅延量レジスタと、
を有し、
前記送信デバイスは、
前記シリアルデータを送信する送信部と、
前記リンク遅延量レジスタに格納された前記リンク遅延量に基づいて決定した前記タイミング遅延量を前記タイミング遅延量レジスタに書き込む制御部と、
を有するデータ処理装置。
続きを表示（約 640 文字）【請求項２】
前記制御部は、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定し、特定した前記リンク遅延量の最大値に基づいて前記タイミング遅延量を決定する、
請求項１に記載のデータ処理装置。
【請求項３】
前記制御部は、前記データ処理装置の電源が投入された後に、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定する、
請求項２に記載のデータ処理装置。
【請求項４】
前記送信デバイスは、前記データ処理装置の温度を検出する温度検出部を有し、
前記制御部は、前記温度検出部が検出した前記データ処理装置の温度が変化した場合に、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定する、
請求項２に記載のデータ処理装置。
【請求項５】
前記データ処理装置は、複数の前記ＤＡコンバータを有し、
前記制御部は、複数の前記ＤＡコンバータそれぞれの前記リンク遅延量レジスタを複数回参照することにより複数の前記ＤＡコンバータにおける前記リンク遅延量の最大値を特定し、特定したリンク遅延量の最大値に基づいて、複数の前記ＤＡコンバータそれぞれの前記タイミング遅延量を決定し、複数の前記ＤＡコンバータそれぞれの前記タイミング遅延量レジスタに書き込む、
請求項１に記載のデータ処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、データ処理装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
従来、ＡＤコンバータからデジタル回路にデジタルデータを送信するためのインターフェース規格としてＪＥＳＤ２０４Ｂが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１０６０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＪＥＳＤ２０４Ｂ規格に対応するシリアルインターフェースを介してデジタル回路からＤＡコンバータにシリアルデータを送信することも想定される。ＤＡコンバータにおいて、受信したシリアルデータをパラレルデータに変換する場合には遅延が発生するが、この遅延の量は、電源のＯＮ／ＯＦＦや、温度変動により変動する。遅延の量が変動すると、パラレルデータの処理タイミングがずれてしまい、パラレルデータに基づくアナログ信号の品質が低下してしまうという問題が発生する。
【０００５】
そこで、本発明はこれらの点に鑑みてなされたものであり、ＪＥＳＤ２０４Ｂ規格に対応するシリアルインターフェースを介して受信したデジタルデータに基づくアナログ信号の品質の低下を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係るデータ処理装置は、ＪＥＳＤ２０４Ｂ規格のシリアルデータインターフェースを介してシリアルデータを送信する送信デバイスと、前記シリアルデータを受信するＤＡコンバータと、を有し、前記ＤＡコンバータは、前記シリアルデータをパラレルデータに変換するデータ変換部と、前記シリアルデータを前記パラレルデータに変換する処理におけるリンク遅延量を格納するリンク遅延量レジスタと、前記パラレルデータに基づいてアナログ信号を生成するアナログ信号生成部に前記パラレルデータを出力するタイミングの遅延量であるタイミング遅延量を格納するタイミング遅延量レジスタと、を有し、前記送信デバイスは、前記シリアルデータを送信する送信部と、前記リンク遅延量レジスタに格納された前記リンク遅延量に基づいて決定した前記タイミング遅延量を前記タイミング遅延量レジスタに書き込む制御部と、を有する。
【０００７】
前記制御部は、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定し、特定した前記リンク遅延量の最大値に基づいて前記タイミング遅延量を決定してもよい。
【０００８】
前記制御部は、前記データ処理装置の電源が投入された後に、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定してもよい。
【０００９】
前記送信デバイスは、前記データ処理装置の温度を検出する温度検出部を有し、前記制御部は、前記温度検出部が検出した前記データ処理装置の温度が変化した場合に、複数回にわたって前記リンク遅延量レジスタを参照することにより前記リンク遅延量の最大値を特定してもよい。
【００１０】
前記データ処理装置は、複数の前記ＤＡコンバータを有し、前記制御部は、複数の前記ＤＡコンバータそれぞれの前記リンク遅延量レジスタを複数回参照することにより複数の前記ＤＡコンバータにおける前記リンク遅延量の最大値を特定し、特定したリンク遅延量の最大値に基づいて、複数の前記ＤＡコンバータそれぞれの前記タイミング遅延量を決定し、複数の前記ＤＡコンバータそれぞれの前記タイミング遅延量レジスタに書き込んでもよい。
【発明の効果】
（【００１１】以降は省略されています）

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