特許ウォッチ

公開番号2025037089
公報種別公開特許公報(A)
公開日2025-03-17
出願番号2023143831
出願日2023-09-05
発明の名称増幅回路
出願人住友電工デバイス・イノベーション株式会社
代理人弁理士法人片山特許事務所
主分類H03F 3/68 20060101AFI20250310BHJP(基本電子回路)
要約【課題】特性の劣化を抑制することが可能な増幅回路を提供する。
【解決手段】増幅回路100は、入力された入力信号を第1信号と第2信号とに分配する分配器16と、前記第1信号を増幅し、増幅した信号を第3信号として第1ノードに出力する第1アンプ10と、前記第2信号を増幅し、増幅した信号を第4信号として第2ノードに出力する第2アンプ12と、前記第3信号と前記第4信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器18と、前記第1ノードおよび前記第2ノードが電気的に結合する入力ノードを備え、前記第1ノードと前記入力ノードとの結合度は前記第2ノードと前記入力ノードとの結合度より大きく、前記第1アンプおよび前記第2アンプの動作帯域より低い周波数を有する前記入力ノードに入力する信号を基準電位に通過させる処理回路22と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
入力された入力信号を第１信号と第２信号とに分配する分配器と、
前記第１信号を増幅し、増幅した信号を第３信号として第１ノードに出力する第１アンプと、
前記第２信号を増幅し、増幅した信号を第４信号として第２ノードに出力する第２アンプと、
前記第３信号と前記第４信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、
前記第１ノードおよび前記第２ノードが電気的に結合する入力ノードを備え、前記第１ノードと前記入力ノードとの結合度は前記第２ノードと前記入力ノードとの結合度より大きく、前記第１アンプおよび前記第２アンプの動作帯域より低い周波数を有する前記入力ノードに入力する信号を基準電位に通過させる処理回路と、
を備える増幅回路。
続きを表示（約 1,100 文字）【請求項２】
前記第１ノードと前記入力ノードとの間は、電気的に接続されており、
前記第２ノードと前記入力ノードとの間は、結合器において電磁界結合されている請求項１に記載の増幅回路。
【請求項３】
前記結合器は、前記第１ノードおよび前記入力ノードと電気的に接続された第１線路と、前記第２ノードと電気的に接続され、前記第１線路と電気的に接続されておらず、前記第１線路と電磁界結合する第２線路と、を備える請求項２に記載の増幅回路。
【請求項４】
前記処理回路は、前記入力ノードと前記基準電位との間に直列接続されたキャパシタを備える請求項１から請求項３のいずれか一項に記載の増幅回路。
【請求項５】
前記第１ノードと前記キャパシタとの間の前記動作帯域の中心周波数におけるインピーダンスの絶対値は、前記動作帯域の帯域幅に相当する周波数における、前記キャパシタのインピーダンスの絶対値より大きく、
前記第２ノードと前記キャパシタとの間の前記中心周波数におけるインピーダンスの絶対値は、前記動作帯域の帯域幅に相当する周波数における、前記キャパシタのインピーダンスの絶対値より大きい請求項４に記載の増幅回路。
【請求項６】
前記第２アンプは前記第１アンプより小さい入力電力において動作可能である請求項１から請求項３のいずれか一項に記載の増幅回路。
【請求項７】
前記増幅回路はドハティ増幅回路であり、
前記第１アンプはピークアンプであり、
前記第２アンプはメインアンプである請求項１から請求項３のいずれか一項に記載の増幅回路。
【請求項８】
第３アンプを備え、
前記分配器は、前記入力信号を前記第１信号と前記第２信号と第５信号とに分配し、
前記第３アンプは、前記第５信号を増幅し、増幅した信号を第６信号として第３ノードに出力し、
前記合成器は、前記第３信号と前記第４信号と前記第６信号とを合成し、合成した信号を前記出力信号として出力する請求項１に記載の増幅回路。
【請求項９】
前記第３アンプと前記合成器との間には、前記入力ノードに電気的に結合するノードは設けられていない請求項８に記載の増幅回路。
【請求項１０】
前記第３ノードと前記入力ノードとは電気的に結合されており、前記第３ノードと前記入力ノードとの結合度は、前記第２ノードと前記入力ノードとの結合度より小さい請求項８に記載の増幅回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、増幅回路に関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
ドハティ増幅回路などの２つのアンプが並列に接続された増幅回路において、２つのアンプの出力端に、ＶＢＷ（ＶｉｄｅｏＢａｎｄｗｉｄｔｈ）回路を各々設けることが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１３８９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＶＢＷ回路（差周波短絡回路、ビデオバイパス回路またはエンベロープ周波数終端回路ともいう）は、アンプの動作帯域より低い周波数を処理する回路である。アンプごとにＶＢＷ回路を設けると、増幅回路が大型化する。２つのアンプにＶＢＷ回路を共通に１個設けると、特性が劣化する。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、入力された入力信号を第１信号と第２信号とに分配する分配器と、前記第１信号を増幅し、増幅した信号を第３信号として第１ノードに出力する第１アンプと、前記第２信号を増幅し、増幅した信号を第４信号として第２ノードに出力する第２アンプと、前記第３信号と前記第４信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、前記第１ノードおよび前記第２ノードが電気的に結合する入力ノードを備え、前記第１ノードと前記入力ノードとの結合度は前記第２ノードと前記入力ノードとの結合度より大きく、前記第１アンプおよび前記第２アンプの動作帯域より低い周波数を有する前記入力ノードに入力する信号を基準電位に通過させる処理回路と、を備える増幅回路である。
【発明の効果】
【０００７】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１に係る増幅回路のブロック図である。
図２は、実施例における結合器の例１を示す模式図である。
図３は、実施例における結合器の例２を示す模式図である。
図４は、実施例におけるＶＢＷ回路の例１の回路図である。
図５は、実施例におけるＶＢＷ回路の例２の回路図である。
図６は、実施例におけるＶＢＷ回路の例３の回路図である。
図７は、比較例１に係る増幅回路のブロック図である。
図８は、実施例１の変形例１に係る増幅回路のブロック図である。
図９は、実施例１の変形例１に係る増幅回路の結合器および処理回路付近のブロック図である。
図１０は、実施例１の変形例２に係る増幅回路のブロック図である。
図１１は、実施例１の変形例２に係る増幅回路の結合器および処理回路付近のブロック図である。
図１２は、実施例２に係る増幅回路のブロック図である。
図１３は、実施例２における各アンプの入力電力に対するドレイン効率を示す図である。
図１４は、実施例２の変形例１に係る増幅回路のブロック図である。
図１５は、実施例３に係る増幅回路のブロック図である。
図１６は、シミュレーションにおける増幅回路を示す図である。
図１７は、シミュレーションにおけるサンプルＡの通過特性である。
図１８は、シミュレーションにおけるサンプルＢの通過特性である。
図１９は、シミュレーションにおけるサンプルＡおよびＢのアイソレーション特性である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、入力された入力信号を第１信号と第２信号とに分配する分配器と、前記第１信号を増幅し、増幅した信号を第３信号として第１ノードに出力する第１アンプと、前記第２信号を増幅し、増幅した信号を第４信号として第２ノードに出力する第２アンプと、前記第３信号と前記第４信号とを合成し、合成した信号を出力信号として出力端子に出力する合成器と、前記第１ノードおよび前記第２ノードが電気的に結合する入力ノードを備え、前記第１ノードと前記入力ノードとの結合度は前記第２ノードと前記入力ノードとの結合度より大きく、前記第１アンプおよび前記第２アンプの動作帯域より低い周波数を有する前記入力ノードに入力する信号を基準電位に通過させる処理回路と、を備える増幅回路である。これにより、第２アンプにおける動作帯域の挿入損失を小さくできる。また、第１アンプと第２アンプとの間におけるアイソレーション特性を改善できる。
（２）上記（１）において、前記第１ノードと前記入力ノードとの間は、電気的に接続されており、前記第２ノードと前記入力ノードとの間は、結合器において電磁界結合されていてもよい。これにより、第１ノードと入力ノードとの結合度より第２ノードと入力ノードとの結合度を小さくできる。
（３）上記（２）において、前記結合器は、前記第１ノードおよび前記入力ノードと電気的に接続された第１線路と、前記第２ノードと電気的に接続され、前記第１線路と電気的に接続されておらず、前記第１線路と電磁界結合する第２線路と、を備えていてもよい。これにより、第２ノードと入力ノードとの間を、結合器において電磁界結合させることができる。
（４）上記（１）から（３）のいずれかにおいて、前記処理回路は、前記入力ノードと前記基準電位との間に直列接続されたキャパシタを備えていてもよい。これにより、処理回路は、第１アンプおよび第２アンプの低周波数帯の信号を抑圧できる。
（５）上記（４）において、前記第１ノードと前記キャパシタとの間の前記動作帯域の中心周波数におけるインピーダンスの絶対値は、前記動作帯域の帯域幅に相当する周波数における、前記キャパシタのインピーダンスの絶対値より大きく、前記第２ノードと前記キャパシタとの間の前記中心周波数におけるインピーダンスの絶対値は、前記動作帯域の帯域幅に相当する周波数における、前記キャパシタのインピーダンスの絶対値より大きくてもよい。これにより、第２アンプの動作帯域の挿入損失を小さくできる。また、第１アンプと第２アンプとの間におけるアイソレーション特性を改善できる。
（６）上記（１）から（５）のいずれかにおいて、前記第２アンプは前記第１アンプより小さい入力電力において動作可能であってもよい。これにより、歪の小さい第２アンプの挿入損失を抑制できる。また、第１アンプと第２アンプとの間のアイソレーション特性を改善できる。
（７）上記（１）から（６）のいずれかにおいて、前記増幅回路はドハティ増幅回路であり、前記第１アンプはピークアンプであり、前記第２アンプはメインアンプであってもよい。これにより、メインアンプの挿入損失を抑制できる。また、メインアンプとピークアンプとのアイソレーション特性を改善できる。
（８）上記（１）から（６）のいずれかにおいて、第３アンプを備え、前記分配器は、前記入力信号を前記第１信号と前記第２信号と第５信号とに分配し、前記第３アンプは、前記第５信号を増幅し、増幅した信号を第６信号として第３ノードに出力し、前記合成器は、前記第３信号と前記第４信号と前記第６信号とを合成し、合成した信号を前記出力信号として出力してもよい。これにより、少なくとも２個のアンプの低周波数帯の信号を抑圧できる。
（９）上記（８）において、前記第３アンプと前記合成器との間には、前記入力ノードに電気的に結合するノードは設けられていなくてもよい。これにより、第３アンプの挿入損失を抑制できる。また、第３アンプと第１アンプおよび第２アンプとの間のアイソレーション特性を改善できる。
（１０）上記（８）において、前記第３ノードと前記入力ノードとは電気的に結合されており、前記第３ノードと前記入力ノードとの結合度は、前記第２ノードと前記入力ノードとの結合度より小さくてもよい。これにより、第１アンプ、第２アンプおよび第３アンプの低周波数帯の信号を抑圧できる。また、第３アンプの挿入損失を抑制できる。また、第３アンプと第１アンプおよび第２アンプとの間のアイソレーション特性を改善できる。
（１１）上記（９）または（１０）において、前記第２アンプは前記第１アンプより小さい入力電力において動作可能であり、前記第３アンプは前記第２アンプより小さい入力電力において動作可能であってもよい。これにより、歪の小さい第３アンプの挿入損失を抑制できる。また、第３アンプと第１アンプおよび第２アンプとの間のアイソレーション特性を改善できる。
（１２）上記（９）から（１１）のいずれかにおいて、前記増幅回路はドハティ増幅回路であり、前記第３アンプはメインアンプであり、前記第１アンプおよび前記第２アンプはピークアンプであってもよい。これにより、メインアンプの挿入損失を抑制できる。また、メインアンプとピークアンプとのアイソレーション特性を改善できる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態にかかる増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

関連特許